Artikel-ID: 000075718 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.08.2018

Warum kann das Intel® FPGA Ethernet 10G MAC IP mit niedriger Latenz keine XON-Pausen-Frames generieren, wenn die Prioritätsflusssteuerungsfunktion aktiviert ist?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Aufgrund eines Problems mit der Ethernet-Intel® FPGA IP mit geringer Latenz (10G MAC) kann die XON-Pausen-Frames-Generation möglicherweise nicht für mehrere Warteschlangen funktionieren, wenn die XOFF-Frame-Generierung für mehrere Warteschlangen aktiviert ist, gefolgt von einer XON-Pausen-Frame-Generation für eine einzelne Warteschlange.

Lösung

Für dieses Problem gibt es keine Problemumgehung.

Dieses Problem wurde ab Version 18.1 der Intel® Quartus® Prime Software behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs
Stratix® V FPGAs
Intel® Cyclone® 10 FPGAs
Intel® Stratix® 10 FPGAs und SoC FPGAs

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