Wenn der DDR2(3) SDRAM-Controller mit UniPHY in Qsys implementiert ist, ist er so konfiguriert, dass er keine Leistung von 2 Avalon® Datenbus, nur eine Verbindung zwischen der Master-Schnittstelle und der Slave-Schnittstelle auf dem DDR2(3)-Controller hergestellt werden. Die oben beschriebene Meldung wird angezeigt, wenn Sie 2 Master mit dem DDR2(3) SDRAM Controller verbinden.
Wenn mehrere Verbindungen zur Avalon-Slave-Schnittstelle auf dem DDR2(3) Controller erforderlich sind, erhöhen Sie die Größe der Schreib- und Lesedatensignale der Master auf eine größere Leistung von einer 2 und implementieren eine einfache Bus-Ableitung (benutzerdefinierte Komponente) zwischen den Master-Verbindungen und der Slave-Schnittstelle auf dem DDR2(3) Controller. Die Ableitung durchläuft einfach alle Signale, mit Ausnahme der Schreib- und Lesedaten.
Für Schreibdaten wird die Ableitung nur die erforderliche Anzahl von Datenbits durchlaufen. Wenn die gewünschte Speicherschnittstelle beispielsweise 72 Bit beträgt, beträgt die Datenbreite des Half Rate Controller 288. Der Master würde den Datenbus auf 512 hochfahren und die Schreibdaten mit 224'0er-Jahren paddeln, und die Ableitung würde die benötigten 288 Bits einfach durchlaufen.
-- Senden Sie die gewünschten Datenbits über die Master-Schnittstelle der Ableitung an die DDR
avm_m0_writedata < = avs_s0_writedata (287 downto 0);
Für das Lesen von Daten wird die Ableitung die oberen 288 Bits mit den 0ern paden.
- eine Pad-Konstante erstellen
konstante PAD_DATA: std_logic_vector (287 auf 0) := (andere => '0');
- Senden Sie Über die Slave-Schnittstelle der Ableitung Lesedaten an den Master.
avs_s0_readdata < = PAD_DATA und avm_m0_readdata