Beschreibung
Möglicherweise erhalten Sie diese Warnmeldung, wenn der/die PLL-Ausgabe-Takt(e) in der SDC-Datei nicht ordnungsgemäß eingeschränkt ist.
Beschränkt alle PLL-Ausgabe-Takte auf eine der folgenden Arten:
1. Verwenden Sie "derive_pll_clocks", um die PLL-Ausgabetakte automatisch einzuschränken, oder
2.Verwenden Sie "create_generated_clock", um die PLL-Ausgabetakte individuell einzuschränken.
Siehe Hochleistungs-FPGA-PLL-Analyse mit TimeQuest (PDF) für weitere Einzelheiten zur PLL-Analyse mit TimeQuest.