Bei Stratix® V GX und Arria® V GX Geräten sieht man möglicherweise den folgenden Quartus® II Transceiver PHY-Fehler, wenn Sie versuchen, logischen Kanal 0 einer gebundenen Transceiver-PHY-IP auf einem Transceiver-Kanal zu platzieren, der keinen Zugriff auf einen zentralen Taktteiler-Block hat.
"Error (178004): Could not find location for Clock Divider that enable routing of bonding clock lines" (Fehler (178004): Speicherort für Taktteiler konnte nicht gefunden werden, der das Routing von Bonding-Taktlinien ermöglicht
Auf Stratix V- und Arria V Transceiver-Geräten können nur die physischen Kanäle 1 und 4 innerhalb eines Transceiver-Blocks auf einen zentralen Taktteiler zugreifen.
Um dieses Problem zu umgehen, weisen Sie logischen Kanal 0 der PHY-IP dem physischen Kanal 1 oder 4 der Transceiver-Bank zu.
Diese Informationen werden in einer zukünftigen Version des Benutzerhandbuchs für Altera Transceiver PHY IP Core aktualisiert.
Diese Einschränkung wurde in Version 11.1.1 der Quartus® II Software entfernt.