Artikel-ID: 000075656 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 12.03.2021

Warum beobachtet die Intel® L-Kachel und die H-Kachel Avalon® Streaming und Avalon® Memory Mapped IP for PCI Express*, wenn sie im Gen3-Root-Port-Modus korrigierende Fehler beobachten bzw. das Link-Down-Training durchführen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Bei der Verwendung der Intel® L-Kachel und H-Kachel Avalon® Streaming und Avalon® Memory Mapped IP für PCI Express* im Gen3 Root Port Modus können aufgrund suboptimaler vordefinierter Biteinstellungen für PCIe* Upstream Port (USP)/Upstream Port (DSP) Gen3 Root Port IP auf sowohl H-Kachel als auch L-Kachel korrekturfähige Fehler oder Link-Down-Training beobachtet werden.

    Lösung

    In Intel® Quartus® Prime Software-Versionen 20.2 und früher gibt es kein Problem, um dieses Problem zu lösen.

    Dieses Problem wurde in Intel® Quartus® Prime Software-Versionen 20.3 und neuer behoben.

    Bei einem Upgrade von einer früheren Version der Software sollte die IP von clean generiert werden, um zu vermeiden, dass die früheren suboptimalen Einstellungen inportiert werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 GX
    Intel® Stratix® 10 GT SoC-FPGA
    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX
    Intel® Stratix® 10 NX FPGA

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