Artikel-ID: 000075653 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 12.09.2014

Fehler: PLL Output Counter Parameter "output_clock_frequency" ist auf einen illegalen Wert von <clock frequency=""> auf Knoten gpll~PLL_OUTPUT_COUNTER'</clock>

Umgebung

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Dieser Fehler kann in der Quartus® II Software angezeigt werden, wenn die Gerätegeschwindigkeitsstufe in der Altera Phase-Locked Loop (Altera PLL) IP Core MegaCore® nicht mit der Geschwindigkeit Ihres Zielgeräts Stratix® V, Arria® V oder Cyclone® V übereinstimmt.

    Lösung Stellen Sie sicher, dass die im Altera PLL IP Core MegaCore gewählte Gerätegeschwindigkeit mit der Geschwindigkeit Ihres Zielgeräts übereinstimmt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 18 Produkte

    เอฟพีจีเอ Arria® V GZ
    Cyclone® V SX SoC-FPGA
    Stratix® V FPGAs
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    Arria® V FPGAs und SoC FPGAs
    เอฟพีจีเอ Arria® V GT
    Arria® V SX SoC-FPGA
    Cyclone® V FPGAs und SoC FPGAs
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA

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