Warum kann ich das Intel® Quartus® Prime Transceiver Toolkit mit Intel Interlaken (2. Generation) nicht für Intel FPGA IP Designbeispiel auf Intel Stratix® 10 Geräten verwenden?

Aufgrund eines Problems bei Intel Interlaken (2. Generation) für Intel FPGA IP Design-Beispiel, das in der Intel® Quartus® Prime Pro Edition Software Version 21.1 generiert wurde, verfügt das mgmt_clk-Signal über eine virtuelle Pin-Zuweisung, die verhindert, dass das Transceiver Toolkit einem Geräte-Pin zugewiesen wird.

Um dieses Problem zu beheben, öffnen Sie die Quartus Settings File (.qsf) der Intel Interlaken (2. Generation) für Intel FPGA IP Design Example und ersetzen Sie die folgende virtuelle Pin-Zuweisung durch eine Zuweisung zu einem 100-MHz-Taktsignal auf Ihrer Platine.

Ersetzen Sie diese Zuweisung.

set_instance_assignment -name VIRTUAL_PIN ON zu mgmt_clk

Sie sollten auch sicherstellen, dass Sie bei der Generierung von Intel Interlaken (2. Generation) für Intel FPGA IP Design-Beispiel die Option "Enable Native PHY Debug Master Endpoint (NPDME)" aktivieren.

Dieses Problem wird ab der Intel® Quartus® Prime Pro/Standard Edition Software Version 21.3 behoben.