Artikel-ID: 000075565 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.01.2018

Warum kann die Intel® Arria® 10 und Intel Cyclone® 10 PCI* Express Gen1 und Gen2 PIPE PHY den Zug nicht korrekt verbinden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit der Intel® Quartus® Prime Version 17.1 und dem früheren Transceiver-Kalibriercode können Intel Arria® 10 und Intel Cyclone® 10 PCIe* PIPE PHYs, die für Gen1- und Gen2-Konfigurationen konfiguriert sind, den Zug nicht korrekt verbinden und den L0-Zustand erreichen.

    Lösung

    Dieses Problem wurde ab Intel Quartus Prime v17.1.1 behoben.

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    เอฟพีจีเอ Intel® Arria® 10 GX
    Intel® Cyclone® 10 FPGAs
    เอฟพีจีเอ Intel® Arria® 10 GT
    Intel® Arria® 10 GT SoC-FPGA

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.