Die L-/H-Tile Avalon® Streaming-IP für PCI Express überprüft nicht den Status des MSI Enable-Bit des MSI Message Control Register oder des Bus Master Enable-Bit des PCI-Befehlsregisters und generiert jedes Mal, wenn app_msi_req Signal bestätigt wird, ein einziges Dword Memory Write TLP, um einen MSI-Interrupt auf der PCI-Express-Verbindung zu signalisieren.
Um dieses Problem zu umgehen, muss die Benutzeranwendungslogik den Status der Bits MSI Enable und Bus Master Enable validieren, bevor app_msi_req-Signal geltend gemacht wird.
Diese Informationen wurden zur Veröffentlichung 2021.09.17 der L- und H-Kachel-Avalon®-Streaming und Single-Root-I/O-Virtualisierung (SR-IOV) IP für PCI Express hinzugefügt.