Artikel-ID: 000075441 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.12.2018

Wenn Sie das Ethernet 10G MAC Intel® FPGA IP mit niedriger Latenz verwenden, warum wird das avalon_st_rx_pfc_pause_data-Signal nach Erhalt einer XON-Anfrage in der Priority-based Flow Control (PFC)-Implementierung für nur einen Taktzyklus d...

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit der Intel® Quartus® Prime Software Version 18.0 und früher wird das avalon_st_rx_pfc_pause_data-Signal Intel® FPGA IP des avalon_st_rx_pfc_pause_data bei einem Taktzyklus nach Erhalt einer XON-Anfrage in PFC-Implementierungen für nur einen Taktzyklus zurückgesetzt. Das avalon_st_rx_pfc_pause_data-Signal wird weiterhin bestätigt, bis die Pause-Quanta abläuft oder null wird.

    Lösung

    Es ist keine Problemumgehung verfügbar.

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Version 18.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs
    Intel® Cyclone® 10 FPGAs
    Intel® Arria® 10 FPGAs und SoC FPGAs

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