Kritisches Problem
Wenn Sie den Kern für ein Cyclone IV E-Gerät mit generieren
die High-Performance-Controller-Architektur, ohne eine
neues Projekt zuerst, der MegaWistellige Plug-in-Manager wählt die Standardeinstellung aus
Speed-Grade- und Taktfrequenzwerte, die nicht unterstützt werden. Wenn
Sie den Kern generieren,The given combination of PLL input
and output cannot be synthesized. wird eine Fehlermeldung angezeigt.
Dieses Problem betrifft alle Designs, die hochleistungsstark sind Controller-Architektur für Cyclone IV E-Geräte .
Ihr System kann nicht generiert werden.
Erstellen Sie ein neues Projekt und wählen Sie das Gerät vor der Generierung aus dem Kern. Stellen Sie sicher, dass Sie die Geschwindigkeitsstufe auf einen höheren Wert festlegen. diese 8 und die Taktfrequenz auf einen Wert höher als 200 MHz.
Dieses Problem wird in einer zukünftigen Version der DDR behoben und DDR2 SDRAM Controller mit ALTMEMPHY IP.