Kritisches Problem
Wenn der Intel® Arria® 10 PCIe*-Hard-IP-Kern während des Polling.Config-Status TS2-Trainingssequenzen empfängt, ist die automatische Lane-Polaritäts-Inversion nicht garantiert. Die Verbindung kann auf eine kleinere als die erwartete Verbindungsbreite trainieren oder nicht erfolgreich trainieren. Beispielsweise kann ein PCIe-x8-Link zu x4 trainieren. Dies kann Konfigurationen mit jeder PCIe-Geschwindigkeit und Breite beeinflussen.
Die automatische Lane-Polaritätsinversion wird unterstützt, wenn die Arria 10 PCIe Hard IP während des Polling.Active-Status TS1-Trainingssequenzen empfängt.
Bei geschlossen Systemen, auf denen Sie beide Enden der PCIe-Verbindung steuern, designen Sie das Mainboard ohne Lane-Polaritäts-Inversion zwischen der Arria 10 PCIe Hard IP und dem Verbindungspartner. Wenn das Mainboard-Design mit Lane-Polarity-Inversion bereits abgeschlossen ist, erstellen Sie einen Service-Antrag über mySupport, um weitere Anweisungen zu erhalten.
Für offene Systeme, auf denen Sie die beiden Enden der PCIe-Verbindung nicht steuern, gibt es in einer zukünftigen Version der Quartus® Prime Software eine Option für eine Soft-IP-Problemumgehung mit Lane Polarity Inversion. Erstellen Sie einen Service-Antrag über mySupport, wenn diese IP zuvor benötigt wird. Diese Soft-IP unterstützt die Gen1x1-Arria 10-PCIe-Hard-IP-Konfiguration, Konfiguration über das Protokoll oder den autonomen Hard-IP-Modus nicht.