Artikel-ID: 000075375 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 22.03.2017

Warum könnte die für die Ethernet-MAC-Pausen-Zeit mit 40 Gbit/s und 100 Gbit/s niedrige Latenz kürzer sein als erwartet?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz 40G 100G Ethernet
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Der IEEE-Standard 802.3 in Abbildung 31b-2 besagt, dass der Pause-Timer erst nach dem Leerlauf des Senders mit einem empfangenen Quanta-Wert geladen werden darf.

    Dieser Spezifikationsaspekt wurde in der Ethernet MAC und PHY Megacore® Function Flow Control Implementierung mit geringer Latenz von 40 Gbit/s und 100 Gbit/s nicht implementiert.

    Wenn das TX daher nicht im Leerlauf ist, wenn die Pause-Quanta geladen werden, kann die angeforderte Pausenzeit kürzer sein als erwartet.

    Lösung

    Dieses Problem wird derzeit nicht behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GX
    Intel® Arria® 10 FPGAs und SoC FPGAs

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