Ja, Sie können die Transceiver-Kanalplatzierung der Interlaken 100G IP verschachteln, wenn Sie Stratix® V Transceiver-Geräte innerhalb der folgenden Einschränkungen verwenden.
Bei der Implementierung eines x12-Kanals, 100G Interlaken IP, werden zwei x6-Kanal-Transceiver-PHYs innerhalb der IP instanziiert. Auf ähnliche Weise werden bei der Implementierung eines x24-Kanals, 100G Interlaken IP, vier x6-Kanal-Transceiver-PHYs innerhalb der IP instanziiert.
Sie können die Transceiver-Kanalplatzierung verschachteln, solange Sie sicherstellen, dass jede logische Gruppe von 6 Kanälen in einem einzigen physischen Transceiver-Block bleibt.
Beispielsweise wäre die folgende x12-Kanalplatzierung illegal, da logische Lane 2 im Transceiver-Block 1 platziert wird, aber Lanes 0-1 und 3-5 im Transceiver-Block 0 platziert werden. Auf ähnliche Weise wird logische Lane 11 im Transceiver-Block 0 platziert, aber Lanes 6-10 werden in Transceiver-Block 1 platziert.
Transceiver-Block 1
GXB_[Tx,Rx]_[L,R][11] = Logische Lane 2
GXB_[Tx,Rx]_[L,R][10] = Logische Lane 8
GXB_[Tx,Rx]_[L,R][9] = Logische Lane 9
GXB_[Tx,Rx]_[L,R][8] = Logische Lane 10
GXB_[Tx,Rx]_[L,R][7] = Logische Lane 6
GXB_[Tx,Rx]_[L,R][6] = Logische Lane 7
Transceiver-Block 0
GXB_[Tx,Rx]_[L,R][5] = Logische Lane 5
GXB_[Tx,Rx]_[L,R][4] = Logische Lane 11
GXB_[Tx,Rx]_[L,R][3] = Logische Lane 3
GXB_[Tx,Rx]_[L,R][2] = Logische Lane 4
GXB_[Tx,Rx]_[L,R][1] = Logischer Lane 0
GXB_[Tx,Rx]_[L,R][0] = Logische Lane 1
Die folgende Wäre eine rechtliche x12-Kanal-verschachtelte Kanalplatzierung, da sich die logischen Kanäle 0-5 alle im Transceiver-Block 0 befinden und die logischen Kanäle 6-11 sich alle im Transceiver-Block 1 befinden.
Transceiver-Block 1
GXB_[Tx,Rx]_[L,R][11] = Logischer Lane 11
GXB_[Tx,Rx]_[L,R][10] = Logische Lane 8
GXB_[Tx,Rx]_[L,R][9] = Logische Lane 9
GXB_[Tx,Rx]_[L,R][8] = Logische Lane 10
GXB_[Tx,Rx]_[L,R][7] = Logische Lane 6
GXB_[Tx,Rx]_[L,R][6] = Logische Lane 7
Transceiver-Block 0
GXB_[Tx,Rx]_[L,R][5] = Logische Lane 5
GXB_[Tx,Rx]_[L,R][4] = Logische Lane 2
GXB_[Tx,Rx]_[L,R][3] = Logische Lane 3
GXB_[Tx,Rx]_[L,R][2] = Logische Lane 4
GXB_[Tx,Rx]_[L,R][1] = Logischer Lane 0
GXB_[Tx,Rx]_[L,R][0] = Logische Lane 1