Dieser Fehler tritt auf, wenn Sie mehrere Master-Kerne (Master für die Gemeinsame Nutzung von PLL/DLL) externe Speichercontrollerkerne haben, die von nur einem Takteingangsstift in Stratix V-Geräten gespeist werden. Jede Master-Schnittstelle muss von ihrer eigenen separaten PLL angetrieben werden, da jede PLL nur einen PHY-Taktbaum ansteuern kann. Wenn Sie versuchen, alle PLLs der Schnittstelle über eine Clock-Eingabe zu füttern, versucht der", nur eine PLL zu verwenden und den oben angegebenen Fehler zu geben.
Um diesen Fehler zu vermeiden, stellen Sie sicher, dass Sie jeder Master-Schnittstelle einen separaten Eingabe-Takt geben, damit der Controller für jede Master-Schnittstelle ein separates PLL verwendet und nicht versuchen, nur ein PLL für alle Master-Controller zu verwenden.
Fehlerfehler:
Fehler: PHY_CLKBUF {instance_name}:{instance_name}_inst| konnte nicht platziert werden {instance_name}_0002: {instance_name}_inst| {instance_name}_p0:p0| {instance_name}_p0_controller_phy:controller_phy_inst| {instance_name}_p0_memphy_top:memphy_top_inst|uphy_clkbuf_memphyError: PHY_CLKBUF Ort ist belegt