Kritisches Problem
Beschreibung
Die displayPort TX native PHY-Voreinstellung für HBR-Datenrate ist nicht mit der DisplayPort-Design-Beispieleinstellungen. Die native PHY-Voreinstellung konfiguriert das TX local Taktteilungsfaktor auf 2, aber in den Design-Beispieleinstellungen der erwartete Takt Division-Faktor ist 1. Dieses Problem führt dazu, dass der DisplayPort die seriellen Daten überträgt in der falschen Taktrate.
Lösung
Um dieses Problem zu beheben, ändern Sie den nativen PHY TX local Clock Division Faktor von 2 bis 1.
Dieses Problem wurde in Version 15.1 Update 2 des DisplayPort IP-Kerns behoben.