Artikel-ID: 000074947 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 21.02.2014

Ist es möglich, Global Clock -Netzwerke (GCLK) oder regional clock (RCLK) dynamisch zu aktivieren oder zu deaktivieren, die fPLLs in Stratix® V-, Arria® V- oder Cyclone® V-Geräten vorantreiben?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Nein, es ist nicht möglich, Global Clock (GCLK) oder Regional Clock (RCLK) Netzwerke, die fPLLs in Stratix® V, Arria® V oder Cyclone® V-Geräten steuern, dynamisch zu aktivieren oder zu deaktivieren.

    Aufgrund eines Problems in der Quartus® II Software Version 13.1 und früher wird die Kompilierung jedoch nicht fehlschlagen, wenn Sie das Aktivierungssignal in einem Taktsteuerungsblock verwenden, der eine fPLL steuert.

     

    Lösung

    Zukünftige Versionen der Quartus II Software werden geplant, um eine Fehler-/Warnmeldung zu generieren, wenn Sie das Aktivierungssignal in einem Taktsteuerungsblock verwenden, der eine fPLL steuert.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Arria® V GT
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® V GX

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