Artikel-ID: 000074935 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.07.2019

Warum ist die Outclk des Clock Control Block Intel® FPGA IP (ALTCLKCTRL) nicht deaktiviert, wenn die ena-Eingabe nicht bestätigt wird?

Umgebung

  • Intel® Quartus® Prime Standard Edition
  • ALTCLKCRTL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Dieses Problem kann auftreten, wenn der Taktsteuerungsblock Intel® FPGA IP (ALTCLKCTRL) mit dem Modus "Für externen Pfad" konfiguriert ist.

    Dies liegt daran, dass die ena-Eingabe in diesem Modus intern nicht verwendet wird.

    Lösung

    Für dieses Problem gibt es keine Problemumgehung.

    Diese Informationen werden in einer zukünftigen Version des Clock Control Block (ALTCLKCTRL) IP Core Benutzerhandbuch aktualisiert.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Cyclone® V FPGAs und SoC FPGAs
    Arria® V FPGAs und SoC FPGAs
    Stratix® V FPGAs

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