Die Datenbreite des DMA-Controller-Master-Ports kann schmaler als erwartet sein, wenn die Komponente nicht die richtigen Informationen zur Breite der von Qsys angeschlossenen Slaves erhalten hat.
Die DMA-Controller-Master-Ports (read_master und write_master) sind dynamisch so groß, dass sie mit dem breitesten, am Master verbundenen Slave übereinstimmen. Wenn der Master-Port mit einer Bridge verbunden ist, die exportiert wird, werden die Informationen zur Datenbreite nicht korrekt an den DMA-Controller übertragen.
In Situationen, in denen die Datenbreite nicht korrekt auf die DMA-Controller-Komponente übertragen wurde, kann die Datenbreite durch Erstellen einer Komponente überschrieben werden, die die Datenbreite für Qsys korrekt definiert, aber die Funktionalität des Codes nicht beeinträchtigt.
Ein Beispiel für eine Bridge, die verwendet werden kann, um die DMA-Master-Port-Datenbreite auf 128-Bit und die Adressbreite auf 20-Bits einzustellen, kann über diese Links heruntergeladen werden:
Sie können dieses Beispiel als Grundlage verwenden, um eine andere Komponente zu erstellen, die Datenbreite und Adressbreite auf einen von Ihnen gewählten Wert setzt.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus® II Software behoben werden.