Artikel-ID: 000074382 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 07.01.2014

Warum schlägt die Simulation meines DDR3 UniPHY-Beispieldesigns fehl?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ein Simulationsfehler kann auftreten, wenn Sie uniPHY-basierte DDR3 IP parameterisieren und das automatisch generierte Beispieldesign i simulierenf Sie die folgenden Schritte befolgt haben:

    1) Aktivieren Sie die "Erweiterte Taktphasensteuerung" in einer MegaWisticker-PHY-Einstellung
    2) Setzen Sie in der "Zusätzlichen CK/CK#-Phase" einen anderen Wert als Null
    3) Deaktivieren der "Erweiterten Taktphasensteuerung"
    4) Generieren der IP und des Beispieldesigns

    Lösung

    \'Advanced clock phase control\' (Erweiterte Taktphasensteuerung)" wird nicht für Simulationen verwendet, sondern zum Ausgleich verschiedener Platinenverzerrung verwendet.
    Sie müssen den Wert auf Null löschen und dann Ihre IP und das Beispieldesign erneut erstellen.

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