Beschreibung
Wenn Sie das JESD204B-Designbeispiel mit L=8-Konfiguration generieren, während Quartus-Kompilierung des Designbeispiels: Folgendes wird kritisch Warnung:
Critical Warning (18234): ATX PLLs < module name 1 > and < module name 2 > are < 0 > ATX PLLs apart. ATX PLLs with VCO frequencies within 100 MHz of each other must be separated by < 3 > or more ATX PLLs. The < 3 > or more intervening ATX PLLs can be operated at different VCO frequencies. Modify the ATX PLLs location constraints in the Assignment Editor to make ATX PLLs at least < 3 > ATX PLLS apart.
Lösung
Um die Transceiver weiterhin im nicht gebundenen Modus zu verwenden, weisen Sie die seriellen Daten neu zu Stiftkontakte in Banken, die die Mindestabstandsanforderungen der ATX PLL. Verwenden Sie im Bonded-Modus eine einzelne ATX PLL in xN-Bonded-Konfiguration zu Taktfrequenz die Transceiver-Kanäle in zwei Banken.
Dieses Problem wird in einer zukünftigen Version behoben.