Spezifikation für reduzierte Taktrate für Spalten- und Reihen-I/Os

Mit dem Quartus beginnen. II Softwareversion 10.0 SP1, die Spezifikation für die Taktrate für Spalten- und Zeilen-I/Os wird verringert von 150 MHz bis 133 MHz für DDR2-IP-Kerne mit voller Rate auf Cyclone IV E I8L Geräte mit vcc= 1,0 V. Diese Reduzierung der Spezifikation ist aufgrund von Änderungen im Zusammenhang mit finalisierten Timing-Modellen.

Dieses Problem betrifft alle Konfigurationen.

Die maximale Taktrate für Spalten- und Zeilen-I/Os wird verringert.

Verwenden Sie den IP-Kern nicht mit Spalten- und Zeilen-I/Os, die größer sind als 133 MHz im Vollratenmodus auf Cyclone IV E I8L Geräten mit vcc= 1,0 V.

Designs, die bereits Cyclone IV E I8L-Geräte mit vcc=1,0V verwenden mit DDR2-SDRAM mit voller Taktfrequenz von 150 MHz (der vorherigen Taktfrequenzspezifikation) die das Timing in der Quartus II Softwareversion 10.0SP1 und später sollte weiterhin funktionieren, solange Sie korrekt belegt sind das Bedienfeld "Mainboardeinstellungen" im MegaWi saharai und geben sie korrekt ein Mainboard-Trace-Modelle, die für das System im Pin-Planer repräsentativ sind.

Dieses Problem wird nicht behoben.