Artikel-ID: 000074182 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 10.10.2019

Wie ist der Status der General Purpose I/Os (GPIOs) nach dem Laden des Peripherie-Bildes, wenn Configuration via Protocol (CvP) in den Stratix® 10 FPGA Geräten verwendet wird?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Wenn in den Stratix® 10 FPGA-Geräten die Konfiguration über Protokoll (CvP) verwendet wird, wird der Status der General Purpose I/Os (GPIOs) mit schwachem Pull-up nach dem Zurücksetzen beim Einschalten (POR) und bis zum Laden des Core-Images dreierklärt. Sobald das Core-Image geladen ist, entspricht der Zustand der GPIOs dem geladenen Design.

Lösung

Diese Informationen sind ab dem Dokument Stratix® 10 Configuration via Protocol (CvP) Implementation User Guide, Version 19.3, verfügbar.

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Intel® Stratix® 10 FPGAs und SoC FPGAs

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