Das Hard Processor System (HPS) in Intel SoC-Geräten verfügt über eine HPS-zu-FPGA AXI* Bridge (h2f) Schnittstelle zur Kommunikation mit Speicher und Peripheriegeräten im FPGA Kern. In diesem Beispiel wird ein HPS zusammen mit einer AXI-Slave-On-Chip-Speicherkomponente in einem Platform Designer (ehemals Qsys) instanziiert und gezeigt, wie das Design simuliert werden kann. Das Testbench-System verwendet das Mentor Graphics* Master Bus Functional Model (BFM), um die HPS AXI Bridge Schnittstelle zu modellieren, die mit der FPGA Kernlogik kommuniziert.
Anhand dieses Designbeispiels
Laden Sie die Datei HPS_h2f_axi_sim.zip herunter und extrahieren Sie den Inhalt. Dieses Designbeispiel erfordert die Intel® Quartus® Prime Software v13.1 oder neuer.
Die ZIP-Datei enthält die folgenden IP-Verzeichnisse und Simulationsverzeichnisse, um die Simulation auszuführen und die Ergebnisse anzuzeigen:
- Das erstklassige Qsys-System namens HPS_h2f_axi_sim.qsys
- Die AXI-Slave-Speicherdateien im IP/-Verzeichnis
- Die Simulationsdateien im HPS_h2f_axi_simulation_example/Verzeichnis wie folgt:
- testbench/mentor/ – Enthält Setup-Dateien für die Ausführung der Simulation mit ModelSim*. Die Hauptskriptdatei ist run_sim.tcl.
- testbench/HPS_h2f_axi_sim_tb/simulation/ – Enthält das Testbench- und Testprogramm der obersten Stufe. Die Testbench-Datei der obersten Stufe ist HPS_h2f_axi_sim_tb.v und das Testprogramm ist master_test_program.sv.
- testbench/HPS_h2f_axi_sim_tb/simulation/submodules/ – Das Unterverzeichnis enthält die Verilog-Dateien, die für die Kompilierung des Designs benötigt werden.
Der oberste Testbench stellt das HPS-Simulationsmodell, eine Taktquelle, eine Reset-Quelle und das Master-Testprogramm unmittelbar zur Hand. Das Testprogramm sendet Befehle vom HPS BFM-Modell mit der h2f AXI Bridge Schnittstelle an den AXI Slave Speicher. Das Testprogramm führt einen direkten Test durch, um vier Schreibvorgänge zu starten, gefolgt von vier Lesevorgängen, gefolgt von zwei Schreibdaten-Bursts und zwei Lesedaten-Bursts. Schließlich überprüft das Testprogramm, dass die aus dem AXI-Slave-Speicher gelesenen Daten mit den geschriebenen Daten übereinstimmen.
Sie können das enthaltene Simulationsskript verwenden, um eine Simulation mit dem Mentor Graphics ModelSim-Intel® FPGA Edition Simulator auszuführen. Zur Durchführung der Simulation benötigen Sie eine installierte Mentor Graphics AXI Verification IP Suite Lizenz, die in der Intel® Quartus® Prime Standard und Pro Edition Lizenz enthalten ist. Um die ModelSim-Intel FPGA Edition Software zu starten, verwenden Sie den folgenden Befehl mit dem Pfad -mvchome, der auf das richtige Installationsverzeichnis verweist:
vsim -mvchome $QUARTUS_ROOTDIR/.. /ip/altera/mentor_vip_ae/common
Starten Sie die ModelSim-Intel FPGA Edition-Software aus dem Verzeichnis HPS_h2f_axi_simulation_example/testbench/mentor/. Sie können dann die Simulation ausführen und die Wellenform anzeigen, indem Sie das skript run_sim.tcl ausführen.
Das Testprogramm in master_test_program.sv basiert auf dem Beispiel der Mentor Graphics AXI Verification IP Suite (Intel FPGA Edition), die in Kapitel 6 der Mentor VIP Intel FPGA Edition CONFIG, AXI3 und AXI4 Benutzerhandbuch (PDF)detaillierter beschrieben wird.
Das Benutzerhandbuch enthält auch ein Beispiel mit back-to-back Master- und Slave-BFMs in Kapitel 12 und Anweisungen zur Durchführung der Simulation mit ModelSim-Intel FPGA-, Questa- und VCS-Simulatoren.