Das Quartus® II Software-Hochgeschwindigkeits-Differential-I/O-Designbeispiel besteht aus drei Megafunktionen:
- LVDS-Empfänger (altlvds_rx)
- Multiplikator (lpm_mult)
- LVDS-Sender (altlvds_tx).
Die LVDS-Empfänger-, Multiplikator- und LVDS-Sendermodule werden mit der Quartus® II Software MegaWi schuf® Plug-in. Sie sind wie in Abbildung 1 gezeigt verbunden, was die Leistung von:
- Konvertierung von seriellen Daten mit 840 Megabit pro Sekunde (Mbit/s) in 8-Bit-parallele Daten mit altlvds_rx
- Multiplikation der beiden 8-Bit parallelen Daten mit lpm_mult
- Konvertierung der parallelen Daten, die aus dem Multiplikator entstehen, mithilfe von altlvds_tx
Der Multiplikator wird in einem dedizierten DSP-Block (Digital Signal Processing) innerhalb des Intel® Stratix® Geräts implementiert. Dieses Beispiel zeigt die Datenkonvertierung. Ein Testbench wird in Verilog erstellt und mit dem Tool ModelSim*-Intel® FPGA simuliert.
Laden Sie die in diesem Beispiel verwendeten Dateien herunter:
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Tabelle 1. In diff_io_top.zip enthaltene Dateien
| Verzeichnisdateibeschreibung | ||
|---|---|---|
| Src | diff_io_top.v lvds_rx.v mult.v lvds_tx.v |
Designdatei der obersten Ebene, die Empfänger, Multiplikator und Sender sofort bereitstellt LVDS-Empfänger, der vom MegaWistelligen Plug-in generiert wird 8-Bit-Multiplikator, der durch das MegaWistellige Plug-in generiert wird LVDS-Sender, der vom MegaWi saharai-Plug-in generiert wird |
| Sim | testbench.y diff_io_top.vo diff_io_top.sdo comp_altera_lib.do comp_gate.do gate_sim.do bibliothek Stratix |
Instantgesteuertes Modul der obersten Ebene und besteht aus den Testvektoren Quartus II Software-generierte Verilog-Netliste, die mit dem ModelSim-Tool verwendet werden kann Von der Software generierte SDF-Timing-Datei von Quartus II Skript zur Kompilierung der Stratix-Bibliothek Skript zur Kompilierung des Testbench und der Gate-Level-Netliste Skript zur Ausführung des Designs im ModelSim-Tool ModelSim kompilierte Modelle |
Tabelle 2. Beispiel einer Port-Listung für hochgeschwindigkeitsdifferente I/O-Design
| Beschreibung des Port-Namentyps | ||
|---|---|---|
| rx_in[0] | Eingabe | 1-Bit-Binärdaten ohne vorzeichenlose serielle Eingabe |
| rx_in[1] | Eingabe | 1-Bit-Binärdaten ohne vorzeichenlose serielle Eingabe |
| rx_inclock | Eingabe | Eingangstakt mit einer Taktfrequenz von 105 MHz |
| tx_out[0] | Ausgabe | 1-Bit-Binärdaten ohne vorzeichenlose serielle Ausgabe |
| tx_out[1] | Ausgabe | 1-Bit-Binärdaten ohne vorzeichenlose serielle Ausgabe |
| tx_outclock | Ausgabe | Ausgabe-Takt aus Phase-Locked-Loop (PLL) mit einer Frequenz von 105 MHz |
Das Design simulieren
- Rufen Sie das Tool ModelSim* 5.6c auf.
- Ändern Sie das Verzeichnis in den Speicherort, an dem sich die Simulationsdateien befinden.
- Quelle des Skripts gate_sim.do, indem Sie den folgenden Befehl verwenden: VSIM > gate_sim.do
Das Ergebnis der Multiplikation wird nach 180 ns angezeigt.
Weiterführende Links
Weitere Informationen zur Verwendung dieses Beispiels in Ihrem Projekt siehe:
- Das Mentor Graphics ModelSim* und QuestaSim Support-Kapitel des Quartus® II Handbuchs in Teil 3