Verilog HDL: Verhaltensmesser

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Dieses Beispiel beschreibt einen 8-Bit-ladebaren Zähler mit aktivierter Anzahl. Das always construct, in rotem Text hervorgehoben, beschreibt, wie sich der Zähler verhalten sollte.

Weitere Informationen zu Verilog siehe:

behav_counter.v

Modul behav_counter( d, clk, löschen, laden, up_down, qd);   Port-Deklarationseingabe [7:0] d;
Eingabe   clk;
Eingabe   löschen;   Eingabelast;   Eingabe-up_down;
Ausgabe  [7:0] qd;

reg     [7:0] cnt;

always @ (posedge clk)
    beginnen, wenn (!clear)
        cnt <= 8'h00;
    else if (load)
        cnt <= d;
    else, wenn (up_down)
        cnt <= cnt + 1;
    else
        cnt <= cnt - 1;
end 
 
 
 assign qd = cnt;



Endmodule

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