VHDL: Entwicklung eines anderen Designdesigns

Dieses Beispiel beschreibt, wie Sie mit VHDL ein eigenes Design erstellen. Das Top-Level-Design, genannt top.vhd,implementiert eine Instanz der Funktionslogik.vhd. In der Datei top.vhd wird innerhalb der Architektur, in der sie instanziiert wird, eine Komponente für die Logikfunktion erklärt. Die Komponentendeklaration definiert die Ports der Funktion auf niedrigerer Ebene.

Weiterführende Links

Weitere Informationen zum Einsatz dieses Beispiels in Ihrem Projekt finden Sie im Abschnitt Verwendung von VHDL-Beispielen auf der VHDL-Webseite.

top.vhd (Top-Level-Datei)

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY top IS
      PORT(w_in, x_in, y_in :IN std_logic;
               clock        :IN std_logic;
               z_out        :OUT std_logic);
END top;

ARCHITECTURE a OF top IS

COMPONENT logic
        PORT(a,b,c    :IN std_logic;
              x       :OUT std_logic);
END COMPONENT;

SIGNAL w_reg, x_reg, y_reg, z_reg   :std_logic;

BEGIN
low_logic       : logic PORT MAP (a => w_reg, b => x_reg, c => y_reg, x => z_reg);

PROCESS(clock)
BEGIN
     IF (clock'event AND clock='1') THEN
         w_reg<=w_in; x_reg<=x_in; y_reg<=y_in; z_out<=z_reg; END IF; END PROCESS; END a; </PRE>

logic.vhd

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY logic IS
      PORT(a,b,c     : IN std_logic;
             x       : OUT std_logic);
END logic;

ARCHITECTURE a OF logic IS
BEGIN
PROCESS (a,b,c)
BEGIN
     x<=(a and b) or c; END PROCESS; END; </pre>