VHDL: Konvertierung eines Hexadezimalwerts in einen Standard-Logikvektor

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Dieses Beispiel zeigt, wie Sie einen Hexadezimalwert in einen std_logic_vectorkonvertieren. Sie wird sowohl in VHDL '87 (IEEE Std 1076-1987) als auch in VHDL '93 (IEEE Std 1076-1993) gezeigt. Weitere Informationen zur Verwendung dieses Beispiels in Ihrem Projekt finden Sie im Abschnitt zum Einsatz von VHDL-Beispielen auf der VHDL-Webseite.

hex.vhd

LIBRARY( IEEE);
VERWENDEN SIE IEEE.STD_LOGIC_1164.ALL;
VERWENDEN SIE ieee.std_logic_arith. ALLE;

ENTITY hex IS
        PORT(D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END Hex;

ARCHITECTURE a OF hex IS
BEGIN
-- Die folgende Zeile konvertiert den 
Hex-Wert in einen STD_LOGIC_VECTOR in VHDL '87.

    D(7 DOWNTO 0) < = to_stdlogicvector(x"FC");
    
-- Die folgende Zeile funktioniert in VHDL '93 (der Standard ermöglicht 
- diese Konvertierung wird stillschweigend ausgeführt).
-- D <= x"FC"
END a;

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