Ethernet
Schnittstellenprotokolle ermöglichen Chip-zu-Chip-, Mainboard- oder Box-to-Box-Konnektivität in Systemdesigns. Protokolllösungen für geistiges Eigentum (IP) von Intel und unseren Partnern erfüllen die Anforderungen eines breiten Spektrums von Anwendungen und nutzen die integrierten Transceiver in unseren FPGA und ASIC-Geräten. Schnittstellenprotokolllösungen werden als lizenzierbare IP-Kerne und Referenzdesigns sowie kostengünstige Megafunktionen und Designbeispiele bereitgestellt.
Besuchen Sie den Abschnitt Transceiver-Protokolle , um mehr über die integrierten Transceiver und ihre unterstützen Schnittstellenprotokolllösungen zu erfahren.
Designbeispiele |
Gezieltes Gerät |
Unterstützte Entwicklungskits |
Qsys-konform |
Quartus II Version |
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Cyclone® II, Cyclone III, Cyclone III LS, Cyclone IV GX, Stratix® II, Stratix II GX, Stratix III, Stratix IV, Arria® GX, Arria® II GX |
Stratix IV GX FPGA Entwicklungskit, Arria II GX FPGA Entwicklungskit |
- |
10.1 |
|
Stratix IV GX |
Stratix IV GX FPGA Entwicklungskit |
✓ |
12.1 |
|
Cyclone III , Stratix IV GX |
Nios II Embedded Evaluation Kit (NEEK), Cyclone III Edition, Embedded Systems Development Kit, Cyclone III Edition, Stratix IV GX FPGA Development Kit, CV GT FPGA Development Kit |
✓ |
12.0 |
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Nios II: Ethernet-Prozessorsystem mit drei Geschwindigkeiten |
Cyclone III |
Embedded Systems Development Kit, Cyclone III Edition, Stratix IV GX FPGA Development Kit |
- |
13.1 |
Cyclone III |
Nios II Embedded Evaluation Kit (NEEK), Cyclone III Edition |
- |
10.1 |
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TSE: Implementieren der Reset-Sequenz in TSE mit ALTGX als Transceiver |
Stratix IV GX |
- |
- |
9.1 SP1 |
TSE: Implementieren der Reset-Sequenz in TSE mit ALTLVDS als Transceiver |
Stratix IV GX |
- |
- |
9.1 SP1 |
Stratix IV GX, Arria II GX |
- |
- |
9.1 SP1 |