Designübersicht
Dieses Design zeigt, wie AltGX oder ALTLVDS separat von der TSE MegaCore Funktionsinstanz (Triple Speed Ethernet) instanziert werden.
Dieses Design instanziiert TSE MegaCore ohne Auswahl des GXB- oder LVDS-I/O. ALTGX oder ALTLVDS wird separat instanziiert und so konfiguriert, dass es über eine Ten-Bit-Schnittstelle (TBI) mit der TSE Physical Coding Sublayer (PCS) verbunden ist, wie in Abbildung 1 gezeigt.
Laden Sie die in diesem Beispiel verwendeten Dateien herunter:
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Zu den Dateien im Download gehören:
- s4gx_tse_lvds.qar – Archiv des TSE-Designs mit ALTLVDS
- s4gx_tse_gxb.qar – Archiv des TSE-Designs mit ALTGX
Konfigurieren Sie ALTGX mit den folgenden Einstellungen:
- Setzen Sie unter der Registerkarte Allgemein das Protokoll auf "Grundlegend".
- Setzen Sie unter der Registerkarte Allgemein die Kanalbreite auf 10.
- Setzen Sie unter der Registerkarte Allgemein die Datenrate auf 1,25 Gbit/s und die Eingangs-Taktfrequenz auf 125 MHz.
Hinweis: Instantiate ALTGX_RECONFIG Block für Stratix® IV GX und Arria® II GX Geräte.
Verbinden Sie für die TSE-zu-ALTGX-Schnittstelle die folgenden Signale:
- tbi_rx_clk (TSE) bis rx_clkout (ALTGX)
- tbi_rx_d[9.0] (TSE) bis rx_dataout[9.0] (ALTGX)
- tbi_tx_clk (TSE) bis tx_clkout (ALTGX)
- tbi_tx_d[9.0] (TSE) bis tx_datain[9.0] (ALTGX)
Konfigurieren Sie ALTLVDS RX mit den folgenden Einstellungen:
- Aktivieren Sie unter der Registerkarte Allgemein den Dynamic Phase Alignment (DPA)-Modus.
- Setzen Sie unter der Registerkarte Allgemein den Deserializer-Faktor auf 10.
- Setzen Sie unter den Einstellungen für Frequenz/PLL die Datenrate auf 1,25 Gbit/s und die Eingangs-Taktfrequenz auf 125 MHz
- Überprüfen Sie unter der Registerkarte 1 der DPA-Einstellungen den Ausgabeport "rx_divfwdclk" und umgehen Sie die Option DPA FIFO
Verbinden Sie für die Schnittstelle TSE zu ALTLVDS die folgenden Signale:
- tbi_rx_clk (TSE) bis rx_divfwdclk (ALTLVDS)
- tbi_rx_d[0.9] (TSE) zu rx_out[9.0] (ALTLVDS)
- tbi_tx_clk (TSE) bis 125 MHz Systemtakt
- tbi_tx_d[0.9] (TSE) zu tx_in[9.0] (ALTLVDS)
Hinweis: Der TSE-TBI-Datenbus zur LVDS-Datenbusverbindung befindet sich in der rückwärts geordneten Reihenfolge.
Hinweis: Für altGX und ALTLVDS-Reset-Sequenz lesen Sie bitte das Gerätehandbuch.