HiSPi (Highspeed Pixel Interface) Imager Connectivity Design Beispiel

Empfohlen für:

  • Gerät: Cyclone® V

  • Quartus®: v12.1

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Abbildung 1: HiSPi-Designbeispiel (FPGA Blöcke).

Das High-Speed Pixel Interface (HiSPi) Designbeispiel zeigt die Verwendung eines Cyclone® V FPGA, um Streaming-Videos von einer seriellen Aptina HiSPi Schnittstelle zu erfassen. Der FPGA empfängt die Pixeldaten vom Bildgerät.

Das Designbeispiel führt die folgenden Funktionen aus:

  • Konfiguriert den Aptina-Sensor über I2C, um ein Videomuster über HiSPi auszugeben
  • Konfiguration der Qsys-Komponenten über Avalon® Memory-Mapped(Avalon-MM)-Bus
  • Deserialisiert die HiSPi-Signale
  • Analysiert den deserialisierten Stream und extrahiert aktive Videodaten
  • Gibt die aktiven Videodaten über eine Avalon®-ST-Videoverbindung aus
  • Empfängt und überwacht die Avalon-ST Videodaten, zeichnet Statistiken auf und erkennt Fehler

Hardware-Spezifikationen:

  • Cyclone-V-Entwicklungskit mit einem 5CGXFC7D6F31C7ES-Gerät
  • Terasic AHA-HSMC Adapterplatine Aptina MT9M024 Headboard

Zur Implementierung und Ausführung des Designs verwendete Software-Tools:

  • Quartus® II Version 12.1 Software
  • Qsys Systemdesign-Tool
  • Systemkonsolen-Debugging-Tool

Das Design unterstützt die folgenden HISPI-Konfigurationen:

  • HiSPi Packetized-Modus
  • Eingebettete Daten werden toleriert, aber verwerfen
  • 4 Lanes und 20 Bit Pixel: 10 Bit HiSPi Wortgröße
  • 2 Lanes und 14 Bit Pixel: 14 Bit HiSPi Wortgröße
  • 2 Lanes und 12 Bit Pixel. 12 Bit HiSPi Wortgröße
  • HiSPi-Taktübergänge zwischen HiSPi-Datenübergängen
  • HiSPi SLVS mit niedriger VCM-Ebene (SLVS-Leistung beträgt 0,4 V)

Produktname-unterstützteGeräte-Development-Kits – unterstützteQsys-konformeQuartus II Version
HiSPi Imager Connectivity Design Beispiel Cyclone V (GX) Entwicklungskit für Cyclone V GT FPGA 12.1

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