Übersicht
Der zyklische Redundanzcheck-Algorithmus (CRC) erkennt die Beschädigung von Daten während der Übertragung und erkennt einen höheren Fehleranteil als eine einfache Prüfsumme. Die CRC-Berechnung besteht aus einem iterativen Algorithmus mit SCHIEBERn und Shifts, die in der Hardware viel schneller ausgeführt werden als in der Software. Dieses Design verwendet den CRC-32-Standard. Sie wird zusammen mit einem Nios II Embedded-Prozessor als benutzerdefinierte Komponente implementiert. Das Design erzielt einen Durchsatz von über 5 Gbit/s und demonstriert die Leistungsverbesserung, die durch die Ausführung der Funktion in der Hardware erreicht werden kann.
Funktionen
- Unterstützt jeden CRC-Algorithmus zwischen 1 und 128 Bit
- CRC-Komponentendurchsatz von 32 Bits pro MHz
- 8-, 16-, 24- und 32-Bit-Datenpfade
- Bis zu 2000-fache Verbesserung der Geschwindigkeit gegenüber einer reinen Software-Implementierung
- Geringe Latenzleistung von 0 Zyklus Schreiblatenz und 1 Zyklus Leselatenz
- Zwei Beispieldesigns für Stratix® II und Cyclone® II FPGAs
Blockdiagramm
Abbildung 1 zeigt das Avalon® CRC-Komponenten-Blockdiagramm.
Hinweis:
- Datenpfad = crc_width.
Anhand dieses Designbeispiels
Laden Sie das CRC-Beispieldesign herunter (.zip-Datei)
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Die .zip-Datei enthält alle notwendigen Hardware- und Softwaredateien zur Wiedergabe des Beispiels sowie eine readme.txt-Datei. Die Datei readme.txt enthält Anleitungen zur Neukonstruktion des Designs.