Beispiel für Avalon®-Verifizierung der IP-Suite

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Abbildung 1. Verifizierungstest mit Avalon Verification IP Suite.

Die Avalon Verification IP Suite bietet Busfunktionsmodelle (BFMs), um das Verhalten verschiedener Avalon Schnittstellen zu simulieren. Es bietet auch Monitore zur Verifizierung Avalon Protokolle. Diese Suite erleichtert die Verifizierung des geistigen Eigentums (IP), das Avalon Schnittstellen umfasst.

Abbildung 1 zeigt das Blockdiagramm eines Verifizierungstestbenchs mithilfe der Avalon Verification IP Suite. Sie erstellen das Testsystem, indem Sie die Suite-Komponenten mit dem zu test stehenden Design verbinden. Im Testmodul steuern Sie den Testablauf, indem Sie über die Api (Application Programming Interface) mit den Komponenten der Avalon Verification IP Suite kommunizieren.

Dieses Designbeispiel zeigt, wie Sie Avalon Verification IP Suite verwenden können, um ein im Test getestetes Design zu verifizieren. Da es sich um ein simulationsbasiertes Design handelt, erfordert die Verwendung dieses Designs keine Intel FPGA Entwicklungskits. Allerdings müssen Sie das ModelSim*-Simulationstool auf Ihrer Maschine installieren lassen.

Anhand dieses Designbeispiels

Um dieses Beispiel auszuführen, laden Sie die Datei ug_avalon_verification.zip herunter und entpacken Sie sie auf Ihre Festplatte. Befolgen Sie dann die Anweisungen im Benutzerhandbuch Avalon Verification IP Suite (PDF).

Weiterführende Links

Weitere Informationen zu Avalon Schnittstellenspezifikationen siehe:

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