Die bereitgestellte Vorlage enthält ein Avalon Memory-Mapped (MM) Verilog-Modul, das als SOPC Builder-ready-Komponente gebündelt ist. Die Komponente kann parameterisiert werden, sodass Sie die Funktionalität nach Registern auswählen können. Sie können die Komponente mit einer beliebigen Intel® Gerätereihe verwenden, die von SOPC Builder unterstützt wird. Die Komponente ist Verilog-basiert, sodass Sie Ihre eigene Funktionalität hinzufügen oder sie einfach als Referenz verwenden können. Zur Benutzerfreundlichkeit verwendet die Komponente TCL-Callbacks, mit denen Sie Einstellungsänderungen automatisch in einer GUI-Umgebung vornehmen können.
Sie können diese Komponente als Ersatz für die PIO-Komponente verwenden, die über SOPC Builder verfügbar ist. Diese Komponente implementiert die gleiche Logik, wird aber für bis zu 16 I/O-Paare dupliziert. Diese Komponente unterstützt auch Datenbreiten von 8 bis 1.024 Bits mit einem optionalen Loopback-Modus, damit Software-Entwickler den Ausgabeinhalt lesen können. Version 2.0 dieser Komponente unterstützt Eingabeports (oder Leseregisterdateien) mit Interrupt-Funktionen für Datenbreiten von 8 bis 32 Bit. Interrupts werden durch den umschalten der steigenden Edge-Daten an den Eingangsports generiert.
Tabelle 1. Komponentenmodi
Modus |
Beschreibung |
|---|---|
Nur Ausgabe |
Ausgaberegister auf oberster Ebene verfügbar gemacht, Eingabe ist deaktiviert |
Nur Eingabe |
Eingaberegister auf oberster Ebene verfügbar gemacht, Ausgabe deaktiviert |
Ausgabe und Eingabe |
Ausgabe- und Eingaberegister auf höchster Ebene freigelegt |
Ausgabe mit Loopback |
Ausgaberegister auf oberster Ebene verfügbar, Ausgaberegister unterstützt Leseinformationen, Eingabe ist deaktiviert |
Deaktiviert |
Ausgabe und Eingabe sind deaktiviert |
Die Komponente bietet auch optional Synchronisierungssignale, die Sie verwenden können, um festzustellen, wann ein primärer Avalon-MM auf eines der Register zugreift. Beispielsweise kann Ihre eigene benutzerdefinierte Logik, die mit einem der Ausgabedatenports verbunden ist, die Synchronisierungssignale verwenden, um zu bestätigen, dass die Daten gültig sind. Ein weiteres Beispiel ist einer der Eingänge, der mit einem FIFO-Puffer verbunden werden könnte. Die user_chipselect- und user_read Signale können als Lese-Bestätigungssignal für den FIFO-Puffer verwendet werden.
Anhand dieses Designbeispiels
- Laden Sie die sekundäre Avalon-MM-Vorlage (.zip) herunter.
- Die .zip-Datei enthält alle notwendigen Hardwaredateien, um das Beispiel zu reproduzieren.
- Laden Sie die sekundäre Avalon-MM-Vorlage README herunter (.txt).
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.