Der "tom"-Filter (TOM) ist ein gängiger Algorithmus, der in Digitalen Signalverarbeitungssystemen (DSP) verwendet wird. In diesem Beispiel wurde ein "-Filter" in eine einzelne SOPC Builder-Komponente integriert, die Avalon® Memory-Mapped (Avalon-MM) Lese- und Schreib-Hosts enthält. Die Lese-Hosts sind für die Versorgung des Filters mit Eingabedaten verantwortlich, während die Write-Hosts dafür verantwortlich sind, die Filterreaktion zurück auf den Speicher zu schreiben. Da der Filter über Avalon Hosting-Funktionen verfügt, müssen Sie keine separate DMA-Engine (Direct Memory Access) verwenden, um den Filtervorgang zu erreichen.
Wenn ein Filter in der Software implementiert wird, erfordert er viele Taktzyklen, um die Berechnung einer einzigen Ausgabe abzuschließen. Mithilfe eines FPGA können alle diese Operationen gleichzeitig ausgeführt werden, wobei bis zu einer Ausgabe pro Taktzyklus berechnet wird. Sie können rechenkomplexe Algorithmen in der Hardware implementieren, um:
- Steigerung der Gesamtsystemleistung
- Laden Sie den Nios® II Embedded-Prozessor aus, damit er andere Aufgaben ausführen kann
- Verringern Sie die Gesamtdesignfrequenz, um den Energieverbrauch zu reduzieren.
Um die Software kompilieren zu können, müssen Sie die Nios II Embedded Design Suite (EDS) installiert haben. Sie können sie kostenlos herunterladen.
Obwohl dieses Design Filteroperationen ausführt, können Sie den Beschleuniger auch für Ihre eigenen Datentransformationen wiederverwenden. Entfernen Sie einfach den Transform-Block mit dem "THERS"-Filter und ersetzen Sie ihn durch Ihre eigene benutzerdefinierte Logik. Sie können die DMA-Steuerungssoftware auch wiederverwenden. Weitere Informationen zum Ersetzen des "THERS"-Filters finden Sie in der transform.v-Datei, die mit dem Beispieldesign geliefert wird.
Hardware-Designspezifikationen
- Nios Development Board, Cyclone® II oder Stratix® II FPGA Edition
- Nios II Kern: Nios II/f debug-aktiviert, 4 KB I-Cache, 2 KB D-Cache
- SSRAM: 2 MB
- DDR-SDRAM: 32 MB
- Timestamp Timer: 10 US-Auflösung
- JTAG UART
- Phasenregelkreis (PLL)
- System-ID
- Benutzerdefinierter-Hardwarebeschleuniger mit Avalon-MM-Hosts
- Unterstützt auch das Embedded Systems Development Kit, Cyclone® III Edition (3C120) und Nios II Embedded Evaluation Kit, Cyclone III Edition (3C25)
Ergebnisse der Hardwarebeschleunigung
In diesem Beispiel (Abbildung 1) kann der Hardware-Beschleuniger über 500-mal schneller betrieben werden als der für den Nios II Prozessor kompilierte äquivalente ALGORITHM.
Anhand dieses Designbeispiels
Laden Sie das Accelerated-CENTER mit integriertem DMA-Designbeispiel herunter (.zip-Datei)
Laden Sie das Accelerated-CENTER mit integriertem DMA-Designbeispiel README herunter (.txt-Datei)
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Die .zip-Datei enthält alle notwendigen Hardware- und Softwaredateien zur Wiedergabe des Beispiels sowie eine readme.txt-Datei. Die Datei readme.txt enthält Anleitungen zur Neukonstruktion des Designs.