Erstklassige Energieeffizienz für Durchsatz-Computing
Zunehmend werden verschiedene moderne Computing-Workloads mit flexiblen CPU-Systemen, die die Rechenleistung durch verbesserte Kernleistung oder höhere Kerndichte skalieren können, besser bedient. Darüber hinaus wird die Energieeffizienz zu einem zentraleren Aspekt der Server-Architektur und des Designs von Rechenzentren. Eine moderne Many-Core-CPU-Implementierung erfordert heute mehr Siliziumfläche (Spanne) als ein einzelnes Lithographie-Fadenkreuz (~800 mm2). Dies erfordert wiederum eine disaggregierte Architektur und erhöht den Bedarf an fortschrittlichen Verpackungstechnologien, um die Die-to-Die-Kommunikationsbandbreite zu maximieren und gleichzeitig Latenzstrafen zu minimieren. Um diese Anforderungen zu erfüllen, hat Intel eine Reihe von neuen Technologien in seinem Intel 18A Prozessknoten sowie seine erweiterten Verpackungs- und Montagetechniken eingeführt.
Abbildung 1: Ein Rendering zeigt mehrere Chiplets, die mit einer Kombination aus 2D- und 3D-erweiterten Verpackungstechniken verbunden sind, um ein komplexes System in einem Paket zu schaffen.
Die neuen Technikkomponenten umfassen:
- RibbonFET – der neueste Fortschritt der Transistor-Architektur.
- PowerVia – der neueste Fortschritt in der Energieversorgungstechnik.
- Foveros Direct 3D – Hybrid-Bonding für direktes Stacking aktiver Chips mit hoher Dichte.
- Embedded Multi-die Interconnect Bridge 3.5D (EMIB 3.5D) – EMIB 2.5D Technik kombiniert mit Foveros Direct 3D.
- Intel Foundry FCBGA 2D+ – hohe Leistung, Multi-Die-, kosteneffektive Verpackung mit hoher Pin-Zahl.
RibbonFET
RibbonFET ist die bedeutendste Änderung der Transistor-Architektur nach dem heutigen FinFET-Transistor. Die FinFET Architektur wurde in den letzten 15 Jahren verfeinert und optimiert, um die Leistung und Energieeffizienz zu verbessern. Aber bei den heutigen Geometrien hat FinFET seine Grenzen erreicht und kann nicht mehr für zusätzliche Leistung oder Energie sorgen. Der RibbonFET Transistor verbessert die Elektrostatik des FinFET weiter, indem er das Transistor-Gate um den Kanal wickelt, der die Form von schmalen Bändern aus Silizium annimmt. Intel® Xeon® Prozessoren (mit dem Codenamen Clearwater Forest) werden die RibbonFET-Technik von Intel der zweiten Generation (Intel 18A) nutzen, um die primären Rechen-CPU-Chiplets zu entwickeln. RibbonFET sollte eine außergewöhnliche Verbesserung der Energieeffizienz im Vergleich zum heutigen FinFET-Transistor bieten.
Abbildung 2: FinFET-Transistor.
Abbildung 3: RibbonFET stellt eine Generationsverschiebung in der Transistor-Architektur nach dem FinFET dar (Abbildung 2). Die überlegene elektrostatische Steuerung des Kanalbereichs ermöglicht eine Reduzierung der Versorgungsspannung und eine verbesserte Energieeffizienz.
PowerVia
Seit der allerersten integrierten Schaltung vor fast 5 Jahrzehnten befanden sich Metalldrähte zur Verbindung von Transistoren immer auf der Oberseite der Transistorschicht (Vorderseite-Verbindungen), während das Substrat unter den Transistoren immer in erster Linie eine strukturelle Stützschicht war. Beginnend mit seinem Intel 20A Prozessknoten ändert Intel dieses Paradigma, um Metallverbindungen unterhalb der Transistorschicht einzuführen (Rückseiten-Verbindungen). Im alten Paradigma wurde die Vorderseiten-Verbindungsarchitektur auf Drähte aufgeteilt, um elektrische Signale zwischen Transistoren und Drähten zu leiten, um die Transistoren mit Energie zu versorgen. Mit der Einführung von PowerVia-Technik auf Intel 20A sind Signal-Routing und Energieversorgung zum ersten Mal entkoppelt. Dies ermöglicht es, die Vorderseiten-Verbindungsarchitektur für Signal-Routing zu optimieren, während eine neue Rückseiten-Verbindungsarchitektur unabhängig für die Energieversorgung optimiert werden kann. Diese Entkopplung ermöglicht eine verbesserte Routingfähigkeit (wodurch Chip-Fläche und -Energie eingespart werden) und auch einen geringeren Spannungsabfall (was mehr Leistung bei einer bestimmten Versorgungsspannung ermöglicht).
Abbildung 4: PowerVia führt Metallverbindungen unterhalb der Transistorschicht ein und entkoppelt zum ersten Mal Signal-Routing und Energieversorgung.
Foveros Direct 3D
Foveros Direct 3D ist eine Intel Technik, die das direkte Anhängen von einem oder mehreren Chiplets an eine aktive Basiskachel ermöglicht, um komplexe Systemmodule zu erstellen. Die „Direct“ -Anbindung wird durch Thermokompressions-Bonden von Kupfer-Vias auf einzelnen Chiplets mit denen auf einem Wafer oder sogar direktes Bonden ganzer Wafer erreicht, die übereinander gestapelt sind. Die Anbindung kann „Face-to-Face“ oder „Face-to-Back“ sein und kann Chips oder Wafer aus verschiedenen Quell-Foundries enthalten und mehr Flexibilität in der Produktarchitektur bieten. Die Verbindungsbandbreite wird durch das Kupfer über den Abstand (und die resultierende Dichte) bestimmt. Die erste Generation von Foveros Direct 3D wird Kupferbonding mit einem Abstand von 9 µm verwenden, während die zweite Generation den Abstand auf nur 3 µm verkleinern wird.
Diese Einheit von CPU-Chiplets, die auf einem großen „lokalen“ Cache sitzen, wird zu einem vollständigen Rechenmodul, das dann repliziert werden kann, um die Rechenfunktion zu skalieren und einen SKU-Stack basierend auf der Kernanzahl und den Cache-Anforderungen zu erstellen.
Abbildung 5: Foveros Direct 3D ermöglicht Verbindungen mit hoher Bandbreite und geringer Latenz zwischen gestapelten Chips.
EMIB 3.5D
Embedded Multi-die Integrated Bridge (EMIB) ist eine bewährte Intel Technik, die eine hohe Bandbreite zwischen mehreren großen Chiplets ermöglicht, ohne einen Silizium-Interposer zu verwenden. EMIB-Technik kann auch verwendet werden, um mehrere Rechenmodule zu verbinden, die mit Foveros Direct 3D-Technik wie zuvor beschrieben hergestellt wurden. Diese Kombination aus EMIB und Foveros in einem einzigen Paket heißt EMIB 3.5D und ermöglicht die Entwicklung flexibler, heterogener Computing-Systeme. Einzelne Kacheln oder Module können identisch sein (z. B. um eine skalierbare Rechenarchitektur zu erstellen) oder sie können unterschiedlich sein (z. B. um Rechenmodule mit I/O-Kacheln oder mit DRAM-Modulen zu verbinden). Die von EMIB 3.5D ermöglichte Skalierbarkeit und Flexibilität ermöglicht die Erstellung von Systemen im Gehäuse mit der gesamten Silizium-Oberfläche, die viel größer ist als die von Silizium-Interposern allein erreicht wird. Intel Foundry Kunden können EMIB-Technik der 2. Generation nutzen (Bump-Pitch skaliert von 55 Mikron auf 45 Mikron), um eine hohe Bandbreiten-Konnektivität mit entweder Foveros Direct 3D-Chiplets oder mehreren I/O-Chiplets zu erreichen.
Abbildung 6: Eine Kombination aus EMIB und Foveros ermöglicht die Erstellung flexibler und heterogener Systeme mit deutlich größerer Gesamtsiliziumfläche innerhalb eines einzigen Chiplet-Pakets.
Intel Foundry FCBGA 2D+: Kostenbewusste Paketlösungen
Neben den umfassenden Möglichkeiten der erweiterten 3D-Verpackung stellt Intel auch bestimmte Architekturen und Designtechniken bereit, um eine kostenoptimierte Verpackung zu bieten. Eine solche Architektur heißt Intel Foundry FCBGA 2D+ (Flip-Chip Ball Grid Array 2D+). Das folgende schematische Rendering zeigt das übergeordnete Konzept von Intel Foundry FCBGA 2D+.
In der Intel Foundry FCBGA 2D+ Architektur werden die feineren (teuren) Funktionsmöglichkeiten der organischen Substrattechnologie in einer kleineren Grundfläche (einem „Patch“-Substrat mit hoher Dichte) genutzt und auf einem Interposer (größere Grundfläche) montiert, der „Printed Circuit Board“ oder PCB-ähnliche Funktionen zu geringeren Kosten aufruft. Dieser Verbund (Paket-auf-Paket) wird dann auf ein Board montiert. Gewinne der Gesamtkostenreduzierung mit einer solchen Architektur für Intel Xeon Prozessoren können schnell Hunderte von Millionen Dollar betragen. Intel hat diese Technik seit mehreren Generationen erfolgreich in seiner Intel Xeon Produktreihe bereitgestellt. In letzter Zeit wurden Materialverbesserungen und Designtechniken entwickelt, die dazu beitragen können, PCIe Gen6, DDR5 und MR DIMM ähnliche Geschwindigkeiten zu realisieren, da die Verbindungsgeschwindigkeiten weiter steigen und elektrische Margen es schwierig machen, die Auswirkungen auf die Margenverluste zu überwinden (Diskontinuität im elektrischen Pfad).
Abbildung 7: Ein „Patch“ mit hoher Dichte mit feineren Funktionen ist zwischen einem aktiven Chip (oben) und einem PCB-ähnlichen Interposer (unten) angeordnet.
Mischen und anpassen: Mehrere Prozessknoten in einem Paket
Erstklassige High-Performance-Computing-Produkte erfordern eine erhebliche Siliziumspanne (Gesamtsiliziumfläche) innerhalb eines Pakets. Die Gründe dafür sind die steigende Anzahl von Prozessorkernen, die zunehmenden Anforderungen an I/O und Konnektivität, der zunehmende Beschleuniger-IP-Inhalt und andere Funktionen. Diese Anforderung macht die Disaggregation zu einer Notwendigkeit für High-Performance-Computing-Produkte heute und noch mehr in Zukunft. Es ist allgemein bekannt, dass kleinere Chiplets einfacher zu erzielen sind als große, fast retikel-große Chips. Erweiterte Verpackungstechnologien wie Foveros Direct 3D und EMIB 3.5D ermöglichen größere als Retikel-Silizium-Spannen wie zuvor beschrieben – ermöglichen aber auch deutlich mehr Auswahlmöglichkeiten und Flexibilität in der Produktarchitektur. Unter Nutzung dieser Flexibilität können Architekten jetzt nicht nur große monolithische Chips in identische winzige Chiplets zerlegen, um den Ertrag (und damit die Kosten) zu verbessern, sondern sie können auch Funktionsblöcke in einzigartige Chiplets zerlegen. Dies ermöglicht die Disaggregation nach Prozessknoten, sodass weniger skalierbares IP (z. B. analog und SRAM) in Hinterkanten-Geometrien beibehalten wird, während nur mehr skalierbares IP (z. B. digitale Logik) in Vorderkanten-Geometrien migriert wird. Technologien wie Foveros Direct 3D ermöglichen auch die Kombination von Chiplets aus unterschiedlichen Quellen (Foundries), was der Produktarchitektur noch mehr Flexibilität verleiht.
Abbildung 8: Die innovative Konstruktion ermöglicht das Mischen und Anpassen mehrerer verschiedener Prozesstechnologien, um Fab-Ertrag, Stückkosten und Design-Durchlaufzeit zu optimieren.
Rechen-Chiplets profitieren am meisten von der Geometrieskalierung und nutzen Intel 18A Technik für den erstklassigen Performance-Power-Area (PPA). Die Größe eines einzelnen Rechen-Chiplets wird gewählt, um die Prozessausbeute zu optimieren und gleichzeitig Modularität in der Produktarchitektur zu ermöglichen. Rechen-Chiplets werden wie zuvor beschrieben auf einer aktiven Basiskachel mit Foveros Direct 3D gestapelt. Die Basiskachel kann Logik und Arbeitsspeicher-IP für Datencaching und -routing von I/O zu Kernen und zwischen Kernen enthalten. Die Basiskachel kann vorherige Designs mit einem Prozessknoten der vorherigen Generation nutzen, um F&E-Kosten zu senken und gleichzeitig angemessene Funktionalität bereitzustellen. Die I/O-Kacheln können auch Investitionen aus vorherigen Produkten wiederverwenden, was die Entwicklungsdurchlaufzeit (TAT) beschleunigt und einen erheblichen Produktkostenvorteil bietet. Diese Bestandteile können in zukünftigen Produkten gemischt und abgestimmt werden, wenn Anforderungen an verschiedene Prozessorkern-IPs und/oder I/O-Funktionalität auftreten, was Derivate relativ schnell ermöglicht, während die vorhandene Systemarchitektur erhalten bleibt.
Die Markteinführung dieser flexiblen Architekturverbesserungen stellt die Vision von Intel für Computing-Systeme der Zukunft dar und einen Moment, in dem diese innovativen Technologien in einem Paket zusammenkommen, das das Computing im Rechenzentrum erheblich verbessern wird. Intel 18A, Foveros Direct 3D und EMIB 3.5D sind bereit für Design von Intel Foundry Kunden und werden 2025 in einem zukünftigen Intel Xeon Prozessor mit dem Codenamen Clearwater Forest auf dem Markt debütieren.