Einleitung
| IP-Core | IP-Core – Kategorie |
|---|---|
| NIOS V/g soft processor core | Embedded Processor |
| On Chip RAM | Other |
| JTAG UART | Other |
| Custom PE CRC | Other |
| In-System Sources & Probes Intel FPGA IP | Debug |
Detaillierte Beschreibung
Eine Processing Engine (PE), die den CRC-Algorithmus ausführt, ist über die benutzerdefinierte Befehlsschnittstelle mit dem Nios® V/g-Prozessor verbunden. Die aktuelle Version der benutzerdefinierten Befehlsschnittstelle des Nios® V/g-Prozessors unterstützt Operationen bis zu 32-Bit.
Weitere Informationen zum Design entnehmen Sie bitte dem Dokument.
Bereiten Sie die Designvorlage in der GUI der Quartus Prime-Software vor
Hinweis: Nach dem Herunterladen des Designbeispiels müssen Sie die Designvorlage vorbereiten. Die heruntergeladene Datei hat die Form einer <project>.par-Datei, die eine komprimierte Version Ihrer Design-Dateien (ähnlich einer .qar-Datei) und Metadaten enthält, die das Projekt beschreiben. Die Kombination dieser Informationen macht eine <project>.par-Datei aus. Sie können einfach auf die Datei <project>.par doppelklicken und Quartus startet dieses Projekt.