Intel® Arria® 10 FPGA – Skalierbares 10G Ethernet MAC + Native PHY mit IEEE1588v2 Designbeispiel

Intel® Arria® 10 FPGA – Skalierbares 10G Ethernet MAC + Native PHY mit IEEE1588v2 Designbeispiel

715003
3/14/2017

Einleitung

Dieses Referenzdesign beschreibt ein skalierbares 10G-Ethernet-Design mit der IEEE 1588v2-Funktion, das die Ethernet-Operationen des Low Latency Ethernet 10G MAC Intel® FPGA IP und der Intel Arria® 10 FPGA 1G/10G Native PHY-Funktionen sowie des 10GBASE-R 1588 Soft-FIFO-Moduls demonstriert, das auf einem Intel Arria 10 FPGA SI Entwicklungskit ausgerichtet ist. Es bietet flexible Test- und Demonstrationsplattformen, auf denen Benutzer die Ethernet-Operationen auf den TX- und RX-Datenwegen steuern, testen und überwachen können.

Design-Details

Gerätereihe

Intel® Arria® 10 FPGAs und SoC FPGAs

Quartus Edition

Intel® Quartus® Prime Standard Edition

Quartus-Version

16.1

IP-Cores (28)
IP-Core IP-Core – Kategorie
altera_jtag_avalon_master QsysInterconnect
Avalon-ST Bytes to Packets Converter QsysInterconnect
Avalon-ST Channel Adapter QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Avalon-ST JTAG Interface QsysInterconnect
Avalon-ST Packets to Bytes Converter QsysInterconnect
Reset Controller QsysInterconnect
Avalon-ST Timing Adapter QsysInterconnect
Avalon Packets to Transaction Converter QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Avalon-MM Clock Crossing Bridge QsysInterconnect
MM Interconnect QsysInterconnect
Avalon-ST Adapter QsysInterconnect
Avalon-ST Error Adapter QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Memory-Mapped Router QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
Low Latency Ethernet 10G MAC Ethernet
Arria 10 Transceiver Native PHY TransceiverPHY
Transceiver PHY Reset Controller TransceiverPHY
Altera IOPLL ClocksPLLsResets
Arria 10 Transceiver ATX PLL TransceiverPLL
Altera Arria 10 XCVR Reset Sequencer Other
Altera In-System Sources & Probes SimulationDebugVerification

Detaillierte Beschreibung

Bereiten Sie die Designvorlage in der GUI der Quartus Prime-Software vor (Version 14.1 und höher)


Hinweis: Nach dem Herunterladen des Designbeispiels müssen Sie die Designvorlage vorbereiten. Die heruntergeladene Datei hat die Form einer <project>.par-Datei, die eine komprimierte Version Ihrer Design-Dateien (ähnlich einer .qar-Datei) und Metadaten enthält, die das Projekt beschreiben. Die Kombination dieser Informationen macht eine <project>.par-Datei aus. In der Version 16.0 oder neuer können Sie einfach auf die Datei <project>.par doppelklicken und Quartus startet dieses Projekt.


Die zweite Möglichkeit, die Projektvorlage aufzurufen, ist der Assistent für neue Projekte (Datei -> Assistent für neue Projekte). Nachdem Sie im ersten Bereich den Projektnamen und den Ordner eingegeben haben, werden Sie im zweiten Bereich aufgefordert, ein leeres Projekt oder eine leere Projektvorlage anzugeben. Wählen Sie die Projektvorlage aus. Sie sehen eine Liste der Designvorlagen-Projekte, die Sie zuvor geladen haben, sowie verschiedene "Baseline Pinout Designs", die die Pinbelegung und Einstellungen für eine Vielzahl von Entwicklungskits enthalten. Wenn Sie Ihre Designvorlage nicht in der Liste sehen, klicken Sie auf den unten eingekreisten Link zur Installation der Designvorlagen:



Navigieren Sie zu der heruntergeladenen Datei <project>.par, klicken Sie auf Weiter, gefolgt von Fertig stellen, und Ihre Designvorlage wird installiert und im Bereich Projektnavigator in Quartus angezeigt.


Hinweis: Wenn ein Design im Design Store als Designvorlage gespeichert ist, wurde es zuvor mit der angegebenen Version der Quartus-Software einem Regressionstest unterzogen. Die Regression stellt sicher, dass die Designvorlage Analyse-/Synthese-/Anpassungs-/Montageschritte im Quartus-Design-Flow besteht.



Bereiten Sie die Designvorlage in der Befehlszeile der Quartus Prime-Software vor


Geben Sie in der Befehlszeile den folgenden Befehl ein:

quartus_sh --platform_install -package <project directory>/<project>.par


Sobald der Vorgang abgeschlossen ist, geben Sie Folgendes ein:

quartus_sh --platform -name <project>



Hinweis:

* ACDS-Version: 16.1.0 Standard


Design-Details

Gerätereihe

Intel® Arria® 10 FPGAs und SoC FPGAs

Quartus Edition

Intel® Quartus® Prime Standard Edition

Quartus-Version

16.1