Einleitung
Entwicklungskit
| IP-Core | IP-Core – Kategorie |
|---|---|
| Avalon FIFO Memory | OnChipMemory |
| Nios II Gen2 Processor | NiosII |
| Nios II Gen2 Processor Unit | NiosII |
| DisplayPort | AudioVideo |
| IRQ Mapper | QsysInterconnect |
| IRQ Clock Crosser | QsysInterconnect |
| JTAG UART | ConfigurationProgramming |
| altera_jtag_avalon_master | QsysInterconnect |
| Avalon-ST Bytes to Packets Converter | QsysInterconnect |
| Avalon-ST Channel Adapter | QsysInterconnect |
| Avalon-ST Single Clock FIFO | QsysInterconnect |
| Avalon-ST JTAG Interface | QsysInterconnect |
| Avalon-ST Packets to Bytes Converter | QsysInterconnect |
| Reset Controller | QsysInterconnect |
| Avalon-ST Timing Adapter | QsysInterconnect |
| Avalon Packets to Transaction Converter | QsysInterconnect |
| MM Interconnect | QsysInterconnect |
| Avalon-MM Slave Agent | QsysInterconnect |
| Avalon-MM Slave Translator | QsysInterconnect |
| Avalon-ST Adapter | QsysInterconnect |
| Avalon-ST Error Adapter | QsysInterconnect |
| Memory-Mapped Demultiplexer | QsysInterconnect |
| Memory-Mapped Multiplexer | QsysInterconnect |
| Avalon-MM Master Agent | QsysInterconnect |
| Avalon-MM Master Translator | QsysInterconnect |
| Avalon-ST Handshake Clock Crosser | QsysInterconnect |
| Memory-Mapped Traffic Limiter | QsysInterconnect |
| Memory-Mapped Router | QsysInterconnect |
| PIO (Parallel I/O) | Other |
| On-Chip Memory (RAM or ROM) | OnChipMemory |
| Interval Timer | Peripherals |
| System ID Peripheral | Other |
| Avalon-ST Data Format Adapter | QsysInterconnect |
| Avalon-ST Video stream cleaner | QsysInterconnect |
| Video Input Bridge | AudioVideo |
| Clipper II (4K Ready) | AudioVideo |
| Clocked Video Input II (4K Ready) | AudioVideo |
| Clocked Video Output II (4K Ready) | AudioVideo |
| Arria 10 External Memory Interfaces | ExternalMemoryInterfaces |
| EMIF Core Component for 20nm Families | ExternalMemoryInterfaces |
| Avalon-MM Pipeline Bridge | QsysInterconnect |
| Mixer II (4K Ready) | AudioVideo |
| Scaler II | AudioVideo |
| Scaler Algorithmic Core | AudioVideo |
| Frame Buffer II (4K Ready) | AudioVideo |
| Arria 10 Transceiver Native PHY | TransceiverPHY |
| Transceiver PHY Reset Controller | TransceiverPHY |
| Arria 10 FPLL | ClocksPLLsResets |
| Altera GPIO | Other |
| Altera GPIO Core | Other |
| Altera IOPLL | ClocksPLLsResets |
| Altera Arria 10 XCVR Reset Sequencer | Other |
Detaillierte Beschreibung
Bereiten Sie die Designvorlage in der GUI der Quartus Prime-Software vor (Version 14.1 und höher)
Hinweis: Nach dem Herunterladen des Designbeispiels müssen Sie die Designvorlage vorbereiten. Die heruntergeladene Datei hat die Form einer <project>.par-Datei, die eine komprimierte Version Ihrer Design-Dateien (ähnlich einer .qar-Datei) und Metadaten enthält, die das Projekt beschreiben. Die Kombination dieser Informationen macht eine <project>.par-Datei aus. In der Version 16.0 oder neuer können Sie einfach auf die Datei <project>.par doppelklicken und Quartus startet dieses Projekt.
Die zweite Möglichkeit, die Projektvorlage aufzurufen, ist der Assistent für neue Projekte (Datei -> Assistent für neue Projekte). Nachdem Sie im ersten Bereich den Projektnamen und den Ordner eingegeben haben, werden Sie im zweiten Bereich aufgefordert, ein leeres Projekt oder eine leere Projektvorlage anzugeben. Wählen Sie die Projektvorlage aus. Sie sehen eine Liste der Designvorlagen-Projekte, die Sie zuvor geladen haben, sowie verschiedene "Baseline Pinout Designs", die die Pinbelegung und Einstellungen für eine Vielzahl von Entwicklungskits enthalten. Wenn Sie Ihre Designvorlage nicht in der Liste sehen, klicken Sie auf den unten eingekreisten Link zur Installation der Designvorlagen:
Navigieren Sie zu der heruntergeladenen Datei <project>.par, klicken Sie auf Weiter, gefolgt von Fertig stellen, und Ihre Designvorlage wird installiert und im Bereich Projektnavigator in Quartus angezeigt.
Hinweis: Wenn ein Design im Design Store als Designvorlage gespeichert ist, wurde es zuvor mit der angegebenen Version der Quartus-Software einem Regressionstest unterzogen. Die Regression stellt sicher, dass die Designvorlage Analyse-/Synthese-/Anpassungs-/Montageschritte im Quartus-Design-Flow besteht.
Bereiten Sie die Designvorlage in der Befehlszeile der Quartus Prime-Software vor
Geben Sie in der Befehlszeile den folgenden Befehl ein:
quartus_sh --platform_install -package <project directory>/<project>.par
Sobald der Vorgang abgeschlossen ist, geben Sie Folgendes ein:
quartus_sh --platform -name <project>
Hinweis:
* ACDS-Version: 16.1.0 Standard