Schulungsleiter: Altera® FPGA Timing-Analyse: Vortrag

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Intel® FPGA Development Tools Support Intel® FPGA Training Catalog

726458
2023-07-13
Public

Beschreibung

Sie erfahren, wie Sie ein Design für das Timing mit dem Timing Analyzer in der Quartus® Prime Pro Software v. 22.1 einschränken und analysieren. Dazu gehören das Schreiben von Synopsys* Design Constraint (SDC)-Dateien, das Generieren verschiedener Timing-Berichte im Timing Analyzer und das Anwenden dieses Wissens auf ein FPGA Design. Neben dem Erlernen der grundlegenden Anforderungen, um sicherzustellen, dass Ihr Design dem Timing entspricht, werden Sie sehen, wie der Timing Analyzer es einfach macht, Timing-Einschränkungen zu erstellen, die Ihnen helfen, diese Anforderungen zu erfüllen. Hinweis: Während der Schwerpunkt dieses Kurses auf der Quartus Prime Pro-Software liegt, gelten viele der Abläufe und Einschränkungen für die Standard- und Lite-Versionen der Software.

Gebrauchsanweisungen

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Titel und Beschreibung
Format
Sprache
Aktivität
In this class, you will work hands-on labs on a virtual machine to practice your timing analysis skills. Come as you are to the class, no setup is needed. Prior knowledge of timing analysis concepts is required. If you need to learn those, before coming to class, attend the Timing Analysis: Lecture class. There will be a brief review of the SDC constraints starting the labs.
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