Schulungsleiter: Altera® FPGA zeitlicher Abschluss: Vortrag

Beschreibung

Eine der größten und frustrierendsten Herausforderungen bei FPGA Design ist das Timing für den Abschluss. Es ist sehr üblich, nach einer vollständigen Timing-Analyse an einem FPGA Design festzustellen, dass ein oder mehrere Timing-Berichte auf einen Timing-Fehler hinweisen. Wie kann das korrigiert werden? Die Antwort liegt nicht immer auf der Hand. Dieser Kurs vermittelt die Techniken, die von Designspezialisten verwendet werden, um das Timing von Designs zu schließen, die an die Grenzen der Leistung gehen. Beispiele hierfür sind die gründliche Analyse des Designs auf häufige Timing-Fehler, die Anpassung von Einstellungen und Zuweisungen gemäß den Tool-Empfehlungen, die Auswahl der richtigen Taktressourcen und die Anpassung des HDL-Codes für eine optimale Leistung. Dieser Kurs ist nur eine Vorlesung. Es gibt einen Follow-on-Workshop-Kurs, der laborbasiert ist.