Transceiver PHY IP Support Center
Willkommen im Transceiver PHY IP Support Center!
Hier finden Sie Informationen zur Auswahl, Gestaltung und Implementierung von Transceiver-Verbindungen. Es gibt auch Richtlinien, wie Sie Ihr System hochfahren und die Transceiver-Verbindungen debuggen können. Diese Seite ist in Kategorien unterteilt, die sich von Anfang bis Ende an einem Hochgeschwindigkeits-Transceiver-System-Designfluss orientieren.
Genießen Sie Ihre Reise!
Auf den folgenden Seiten finden Sie Support-Ressourcen für Intel® Agilex™, Intel® Stratix® 10 , Intel® Arria® 10und Intel® Cyclone® 10 Geräte. Suchen Sie bei anderen Geräten über die folgenden Links: Schulungsvideos, Webcasts, Designbeispieleund Knowledge Base.
1. Geräte- und IP-Auswahl
Welche Intel® FPGA-Gerätefamilie sollte ich verwenden?
Tabelle 1: Unterstützung von Gerätevarianten und Funktionen | |||||||||
---|---|---|---|---|---|---|---|---|---|
Gerät |
Intel Cyclone 10 |
Intel Arria 10 |
Intel Stratix 10 |
Intel Agilex |
|||||
Gerätevariante |
GX |
SX(3 Stück) |
GX(3 Stück) |
GT(4) |
GX/SX L-Fliese |
GX/SX H-Fliese |
MX/TX E-Fliese |
AGF E-Fliese |
|
Maximale Datenrate |
|
12,5 Gbit/s |
17,4 Gbit/s |
17,4 Gbit/s |
17,4 Gbit/s |
17,4 Gbit/s |
N/A |
N/A |
|
GXT-Kanäle | N/A |
N/A |
25,8 Gbit/s |
26,6 Gbit/s |
28,3 Gbit/s |
28,3 Gbit/s |
N/A |
||
GXE Kanäle | N/A |
N/A |
N/A |
N/A |
N/A |
28,9 Gbit/s (NRZ) 57,8 Gbit/s (PAM4) |
28,9 Gbit/s (NRZ) 57,8 Gbit/s (PAM4) |
||
Maximale Datenrate |
GX-Kanäle |
6,6 Gbit/s |
12,5 Gbit/s |
12,5 Gbit/s | 12,5 Gbit/s |
28,3 Gbit/s | 28,3 Gbit/s | N/A | |
GXT-Kanäle |
N/A |
N/A |
|||||||
|
N/A |
N/A |
N/A |
N/A |
N/A |
28,9 Gbit/s (NRZ) 57,8 Gbit/s (PAM4) |
28,9 Gbit/s (NRZ) 57,8 Gbit/s (PAM4) |
||
Maximale Anzahl von Kanälen pro Gerät |
GX-Kanäle |
12 |
96 |
72 | 96 |
96 | N/A | N/A |
|
GXT-Kanäle |
N/A |
N/A |
6 | 32 |
64 |
24 |
N/A | ||
GXE Kanäle |
N/A |
N/A |
N/A | N/A |
N/A | 120 | 24 (und 32 P-Tile) |
||
Harte IP-Adresse | Ein PCIe Gen2 x4 pro Gerät. | PCIe* Gen3 x8 bis zu 4 pro Gerät | PCIe Gen3 x16 bis zu 4 pro Gerät | PCIe Gen3 x16 bis zu 4 pro Gerät | 50/100 Gbps Ethernet MACup zu 4 pro Gerät PCIe Gen3 x16 bis zu 4 pro Gerät SR-IOV (vier PF/2K VF) (6) | 10G/25G/100G Ethernet mit optionaler 1588-Fähigkeit + RS-FEC (528, 514)/RS-FEC (544, 514) | 10G/25G/100G Ethernet mit optionaler 1588-Fähigkeit + RS-FEC (528, 514)/RS-FEC (544, 514) | ||
SR-IOV-Unterstützung ist nicht verfügbar. |
- Die in der obigen Tabelle angegebenen Werte gelten für Standard-Leistungsmodi. Im reduzierten Leistungsmodus beträgt die maximale Datenrate für Intel Arria® 10 GX-Gerätekanäle (Chip-zu-Chip) 11,3 Gbit/s. Da die GT-Transceiver-Kanäle auf Spitzenleistung ausgelegt sind, verfügen sie nicht über eine reduzierte Betriebsart. Um GX-Transceiver-Kanäle mit bestimmten Datenraten im Standard- und reduzierten Leistungsmodus zu betreiben, wenden Sie die entsprechenden Core- und Peripherie-Netzteile an. Weitere Informationen finden Sie im Intel Arria 10 Gerätedatenblatt.
- Intel Arria 10 und Intel Stratix 10 Geräte-Transceiver können Datenraten unter 1,0 Gbit/s durch Überabtastung unterstützen.
- Für SX- und GX-Gerätevarianten werden die maximalen Transceiver-Datenraten für die schnellste (–1) Transceiver-Geschwindigkeitsklasse angegeben. Spezifikationen für niedrigere Geschwindigkeitsgrade finden Sie im Gerätedatenblatt.
- Für GT-Gerätevarianten werden die maximalen Transceiver-Datenraten für (-1) Transceiver-Geschwindigkeitsgrad angegeben. Die Spezifikationen für niedrigere Geschwindigkeitsgrade finden Sie im Gerätedatenblatt.
- Intel Stratix 10 Geräte-Transceiver verfügen sowohl über GX- als auch über GXT-Transceiver-Kanäle. Weitere Informationen finden Sie im Intel Stratix 10 L-/H-Tile Transceiver PHY Benutzerhandbuch.
- SR-IOV steht für Single-Root Input Output Virtualization.
- Intel Arria 10 und Intel Stratix 10 Geräte-Transceiver können Datenraten unter 1,0 Gbit/s durch Überabtastung unterstützen.
- Backplane-Anwendungen beziehen sich auf Anwendungen, die eine erweiterte Entzerrung erfordern, z. B. Decision Feedback Equalization (DFE), die aktiviert ist, um Kanalverluste zu kompensieren.
Intel FPGA-Gerätedatenblätter
- Intel Agilex Gerätedatenblatt ›
- Intel Stratix 10 Gerätedatenblatt ›
- Intel Cyclone® 10 GX Gerät Datenblatt ›
- Intel Arria 10 Gerätedatenblatt ›
Zusätzliche Ressourcen
Weitere Informationen finden Sie im Kapitel Übersicht der folgenden Benutzerhandbücher:
Intel Agilex Geräte
Intel Stratix 10 Geräte
- Intel Stratix 10 L- und H-Tile Transceiver PHY Benutzerhandbuch ›
- E-Tile Transceiver PHY Benutzerhandbuch ›
- AN 778 - Intel Stratix 10 Transceiver Verwendung ›
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
2. Design-Flow und IP-Integration
Wo finde ich Informationen zur Transceiver-Nutzung?
Verwenden Sie das E-Tile Channel Placement Tool in Verbindung mit den Pin Connection Guidelines der Intel Stratix 10 Device Family, um Protokollplatzierungen in der E-Tile schnell zu planen, bevor Sie die umfassende Dokumentation lesen und Designs in der Intel® Quartus® Prime Software implementieren. Das Excel-basierte E-Tile Channel Placement Tool wird durch die Registerkarten Anweisungen, Legenden, Revisionen und Protokolle ergänzt.
Welche Designempfehlungen sollte ich berücksichtigen?
Intel Agilex Geräte
Intel Stratix 10 Geräte
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
- Errata und Designempfehlungen für Intel Arria 10 GX/GT-Geräte ›
- Intel Arria® 10 SX-Geräte-Errata und Designempfehlung ›
Wo finde ich Informationen zur Transceiver PHY IP Integration?
Intel Agilex Geräte
Intel Stratix 10 Geräte
- Intel Stratix 10 L- und H-Tile Transceiver PHY Benutzerhandbuch ›
- E-Tile Transceiver PHY Benutzerhandbuch ›
Intel Cyclone 10 Geräte
- Intel Cyclone 10 Transceiver PHY Benutzerhandbuch ›
- AN 801: Designrichtlinien für Intel Cyclone 10-Geräte ›
Intel Arria 10 Geräte
- Intel Arria 10 Transceiver PHY Benutzerhandbuch ›
- AN 738: Designrichtlinien für Intel Arria 10 Geräte ›
Wo finde ich Informationen zum Transceiver PHY IP Register Mapping?
Intel Stratix 10 Geräte
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
Richtlinien für analoge Einstellungen
Intel Stratix 10 Geräte
Intel Cyclone 10 und Intel Arria 10 Geräte
Zusätzliche Ressourcen
3. Board-Design und Power-Management
Richtlinien für das Board-Design
- Intel Agilex Konfigurations-Benutzerhandbuch ›
- Designrichtlinien für die Signalintegrität der seriellen Hochgeschwindigkeitsschnittstelle der Intel Agilex-Gerätefamilie ›
- AN 672: Transceiver-Link-Design-Richtlinien für die Übertragung mit hoher Datenübertragungsrate ›
- AN 114: Designrichtlinien für Mainboards für Intel® programmierbare Gerätepakete ›
- AN 766: Intel Stratix 10-Geräte, Design-Leitfaden für das Layout von Hochgeschwindigkeitssignalschnittstellen ›
- AN 613: Überlegungen zum PCB-Stackup-Design für Intel FPGAs ›
Richtlinien für pin-Verbindungen
Intel Agilex Geräte
Intel Stratix 10 Geräte
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
Schematische Überprüfung
Intel Agilex Geräte
Intel Stratix 10 Geräte
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
Energieverwaltung
- Intel Agilex Power Management Benutzerhandbuch ›
- Early Power Estimator (EPE) und Leistungsanalysator ›
- AN 692 Überlegungen zur Leistungssequenzierung für Intel Cyclone 10 GX, Intel Arria 10, Intel Stratix 10 und Intel Agilex Geräte ›
- AN 750: Verwenden des Intel FPGA PDN-Tools zur Optimierung Ihres Power-Delivery-Netzwerkdesigns ›
- Gerätespezifisches Power Deliver Network (PDN)-Tool 2.0 Benutzerhandbuch ›
Simulationsmodelle & Werkzeuge
Intel ® Advanced Link Analyzer ›
Der Intel® Advanced Link Analyzer ist ein hochmodernes Tool zur Analyse von Jitter/Noise Eye Link, mit dem Sie schnell und einfach die Leistung serieller Hochgeschwindigkeitsverbindungen bewerten können. Es ist ein ideales Pre-Design-Tool, das Ihnen hilft zu verstehen, wie Intel FPGA-Lösungen Ihren Systemanforderungen entsprechen können. Es ist auch ein effektives Werkzeug für die Post-Design-Unterstützung, um beim Debuggen und Validieren zu helfen.
Modelle
Development Kit-Benutzerhandbücher
Intel Agilex Geräte
Intel Stratix 10 Geräte
- Intel Stratix 10 Development Kit Benutzerhandbuch ›
- Intel Stratix10 GX Transceiver Signal Integrity Development Kit Benutzerhandbuch ›
Intel Arria 10 Geräte
4. Interoperabilität und Normenprüfung
Anträge
- Intel Agilex Universal I/O und LVDS SERDES Benutzerhandbuch ›
- AN 835: Grundlagen der PAM4-Signalisierung ›
- AN 846: Intel Stratix 10 Vorwärtsfehlerkorrektur ›
Modelle
5. Designbeispiele und Referenzdesigns
Designbeispiele und Referenzdesigns
Intel Stratix 10 Geräte
- Demo-Designs für Hochgeschwindigkeits-Transceiver – Stratix 10 TX-Serie ›
- Demo-Designs für Hochgeschwindigkeits-Transceiver – Stratix 10 GX-Serie ›
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
- Terasic DE10 advanced mit Intel Arria 10 SoC-Board ›
- ACHILLES Instant Development Kit mit Intel Arria 10 FPGA SoM Starterboard ›
- Intel Arria 10 Transceiver PHY Designbeispiele (Intel Community) ›
- Grundlegende Designbeispiele für Intel Arria 10 Transceiver PHY (Intel Community) ›
- Hochgeschwindigkeits-Transceiver-Demo-Designs - Intel Arria 10er Serie ›
6. Schulungen und Videos
Empfohlene Schulungen
Titel |
Art |
Beschreibung |
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Aufbau von Schnittstellen mit Intel Arria 10 Hochgeschwindigkeits-Transceivern |
Von Ausbildern geleitet |
Lernen Sie die Architektur der Intel Arria 10 und Intel Cyclone 10 FPGA-Transceiver und dann den Ablauf für deren Integration in ein FPGA-Design kennen. |
Online |
Lernen Sie die grundlegenden Bausteine kennen, die in 20- und 28-nm-FPGA-Transceivern enthalten sind, die zur Unterstützung einer Reihe von Hochgeschwindigkeitsprotokollen verwendet werden. |
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Online |
Lernen Sie die grundlegenden Bausteine kennen, die in Intel Stratix 10 FPGA-Transceivern enthalten sind, die zur Unterstützung einer Reihe von Hochgeschwindigkeitsprotokollen verwendet werden. |
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Online |
Erfahren Sie, wie Sie die analogen Einstellungen Ihrer Intel Arria 10 und Intel Cyclone 10 FPGA-Transceiver debuggen und dynamisch optimieren. |
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Erweiterte Signalkonditionierung für Intel Arria 10 FPGA Transceiver |
Online |
Lernen Sie die analogen Fähigkeiten der Intel Arria 10 FPGA-Transceiver kennen und wie Sie sie zur Verbesserung der Verbindungsleistung einsetzen können. |
Online |
Erfahren Sie, wie Sie eine benutzerdefinierte Transceiver-Implementierung mit den Intel Arria 10 und Intel Cyclone 10 FPGA Transceiver IP-Blöcken erstellen. |
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Online |
Erfahren Sie, wie Sie die drei Ressourcen definieren, aus denen eine Intel Stratix 10 FPGA Transceiver PHY Layer-Lösung besteht, nämlich den Transceiver PHY, den Transceiver PLL und den Transceiver Reset Controller. |
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Online |
Lernen Sie die Taktressourcen kennen, die in Intel Arria 10 und Intel Cyclone 10 FPGA Transceiver-Blöcken zu finden sind. |
Titel |
Beschreibung |
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So konfigurieren Sie PMA-Analogparameter für Intel Cyclone 10 GX dynamisch neu |
Lernen Sie die Implementierung von Intel Cyclone 10 GX FPGA Native PHY PMA Analogparametern mit direktem Rekonfigurationsablauf kennen. |
Erfahren Sie, wie Sie die funktionale Simulation der dynamischen Neukonfiguration des Transceivers mit Intel Cyclone 10 GX FPGA Fractional Phase-Locked Loop (PLL) Switching und Kanalrekonfiguration mit der Direct Write-Methode durchführen. |
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So führen Sie Intel Cyclone 10 GX Native PHY ATX PLL Switching und Kanalrekonfiguration durch |
Erfahren Sie, wie Sie die Funktionssimulation mit Intel Cyclone 10 GX FPGA Native PHY ATX PLL Switching, Kanalrekonfiguration mit integriertem Streamer und Kanalrekalibrierung durchführen. |
Erfahren Sie, wie Sie eine dynamische Neukonfiguration durchführen, um die Clock Data Recovery (CDR) Refclks mit integriertem Streamer und mehreren Rekonfigurationsprofilen im Intel Arria 10 Gerät zu wechseln. |
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Erfahren Sie, wie Sie zwei Testgeräte (DUTs) konfigurieren, Transceiver-Toolkits (XCVR) starten, eine Chip-zu-Chip-Schnittstelle ausführen und die richtigen analogen Einstellungen finden. |
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Erfahren Sie, wie Sie eine dynamische Neukonfiguration durchführen, um Sender-PLLs (TX) für den Intel Arria 10 FPGA-Transceiver mit integriertem Streamer zu schalten. |
Weitere Videos
Titel |
Beschreibung |
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Intel Arria 10 Gerätekonfiguration eines Simplex-Transceivers |
Sehen Sie sich dieses Video an, um zu erfahren, wie Sie einen Simplex-Transceiver mit Intel Arria 10 Gerät mit dynamischer Neukonfiguration im selben physischen Transceiver-Kanal platzieren. |
Dynamische Rekonfiguration eines Intel Arria 10 Device Transceivers |
Sehen Sie sich dieses Video an, um zu erfahren, wie Sie Datenratenänderungen mithilfe von PLL-Switching (Transmit) Phase-Locked Loop (TX) und dem integrierten Streamer in Intel Arria 10-Geräten durchführen. |
Sehen Sie sich dieses vierteilige Video an, um zu erfahren, wie Sie die Transceiver Toolkit-Anwendung verwenden, die auf einem Intel Arria 10 FPGA Development Kit demonstriert wird. In diesem Video wird erläutert, wie Sie die optimalen PMA-Einstellungen (Physical Medium Attachment) für den Transceiver erhalten. |
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Sehen Sie sich dieses vierteilige Video an, um zu erfahren, wie Sie die Transceiver Toolkit-Anwendung verwenden, die auf einem Intel Arria 10 FPGA Development Kit demonstriert wird. In diesem Video wird erklärt, wie Sie die optimalen PMA-Einstellungen für den Transceiver erhalten. |
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Sehen Sie sich dieses vierteilige Video an, um zu erfahren, wie Sie die Transceiver Toolkit-Anwendung verwenden, die auf einem Intel Arria 10 FPGA Development Kit demonstriert wird. In diesem Video wird erklärt, wie Sie die optimalen PMA-Einstellungen für den Transceiver erhalten. |
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Sehen Sie sich dieses vierteilige Video an, um zu erfahren, wie Sie die Transceiver Toolkit-Anwendung verwenden, die auf einem Intel Arria 10 FPGA Development Kit demonstriert wird. In diesem Video wird erklärt, wie Sie die optimalen PMA-Einstellungen für den Transceiver erhalten. |
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Lernen Sie die Grundlagen der Intel Arria 10 Transceiver Pre-Emphasis Funktion kennen. Vergleichen Sie simulierte Wellenform- und Siliziummessungen. |
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Durchführen einer dynamischen Neukonfiguration für den Intel Arria 10 Device Transceiver |
Sehen Sie sich dieses Video an, um zu erfahren, wie Sie Datenratenänderungen mit TX PLL-Switching mit dem integrierten Streamer in Intel Arria 10-Geräten durchführen. |
Intel Arria 10 Geräte-Transceiver mit integriertem Streamer neu konfigurieren |
Sehen Sie sich dieses Video an, um zu erfahren, wie Sie die dynamische Rekonfiguration mit dem Intel Arria 10 Geräte-Transceiver Standard PCS mit dem integrierten Streamer durchführen. |
Sehen Sie sich dieses Video an, um zu erfahren, wie Sie eine Signalintegritätssimulation mit dem Intel Arria 10 Geräte-Transceiver IBIS-AMI-Modell im Intel® Advanced Link Analyzer durchführen. Darüber hinaus behandelt dieses Video die Berichterstattung über Augendiagramme. |
7. Debuggen
Werkzeuge
Intel Stratix 10 Device E-Tile Transceiver Debug-Tool
Das Debug-Tool besteht aus zwei Untertools
- Mit dem Status-Tool können Sie PMA-Parameter lesen, zurücksetzen und in einer Datei protokollieren. Es ermöglicht Ihnen auch, Anpassungsfluss (interner / externer Loopback, anfängliche Anpassung), Lesen und Zurücksetzen von Bitfehlern durchzuführen.
- Mit dem Tuning-Tool können Sie den Transceiver mit Basislinien-PMA-Parameterkonfigurationen für 10Gbps / 28Gbps / 56Gbps und mit benutzerdefinierten Parametern abstimmen, mit denen Sie PMA-Parameter fegen und in einer Datei protokollieren können. Verwenden Sie dieses Tool, um den Zustand der Transceiver-Kanäle in Ihrer Intel Stratix 10 Device E-Tile zu analysieren.
Intel Stratix 10 Device L-Tile/H-Tile Transceiver PHY Debug Tool
Dieses Debug-Tool besteht aus vier Untertools:
- Mit dem Spannungstool können Sie die Spannung am Empfängerdatenabtastknoten und Senderknoten messen
- Mit dem Channel Status-Tool können Sie den Status überprüfen, der an Daten der Empfängeruhr-Datenwiederherstellung (CDR), des Kalibrierungsstatus, des Loopback-Status und des PRBS-Generator-/Checker-Status gebunden ist
- Mit dem Anpassungsstatus-Tool können Sie die konfigurierten registrierten Anpassungsbits mit den Einstellungen für das goldene Bit vergleichen - Goldene Bits sind die empfohlenen Biteinstellungen für ein bestimmtes Register
- Eye Debug Tool ermöglicht es Ihnen, die Augenhöhe und / oder Augenweite zu messen
Verwenden Sie dieses Tool, um den Zustand der Transceiver-Kanäle in Ihrem Intel Stratix 10 Device L-Tile/H-Tile zu analysieren
Intel Arria 10 Device Transceiver PHY - Fehlerbaum-Analysator
Dieser interaktive Fehlerbaumanalysator enthält Richtlinien zur Behebung von Problemen, die bei der Verwendung von Intel Arria 10 Device Transceiver PHY auftreten können. Der Analysator besteht aus drei Abschnitten:
- Natives PHY-Debuggen
- Debuggen der Linkoptimierung
- Debuggen der dynamischen Neukonfiguration
Verwenden Sie diesen Fehlerbaumanalysator, um Transceiver-PHY-Probleme zu lösen und Ihr Design so effizient wie möglich zu gestalten. Verwenden Sie es zusammen mit dem Intel Arria 10 Device Transceiver PHY Debug Tool
Intel Arria 10 Device Transceiver PHY Debug-Tool
Dieses Debug-Tool besteht aus den gleichen vier Sub-Tools wie die Intel Stratix 10-Version:
- Mit dem Spannungstool können Sie die Spannung am Empfängerdatenabtastknoten und Senderknoten messen
- Mit dem Channel Status-Tool können Sie den Status überprüfen, der an Daten der Empfängeruhr-Datenwiederherstellung (CDR), des Kalibrierungsstatus, des Loopback-Status und des PRBS-Generator-/Checker-Status gebunden ist
- Mit dem Anpassungsstatus-Tool können Sie die konfigurierten registrierten Anpassungsbits mit den Einstellungen für das goldene Bit vergleichen - Goldene Bits sind die empfohlenen Biteinstellungen für ein bestimmtes Register
- Eye Debug Tool ermöglicht es Ihnen, die Augenhöhe und / oder Augenweite zu messen
Verwenden Sie dieses Tool, um den Zustand der Transceiver-Kanäle in Ihrem Intel Arria 10 Gerät zu analysieren
- Tool Tutorial - Demnächst verfügbar! ›
- Weitere Informationen finden Sie im entsprechenden Intel Stratix 10 Geräte-Tutorial ›
Versionshinweise zu Intellectual Property (IP) Core
Versionshinweise zu Intel® Quartus® Prime Design Suite (Hinweis: Transceiver Native PHY IP-Versionshinweise finden Sie jetzt in den Versionshinweisen zu Intel® Quartus® Prime Design Suite)
- In Version 18.0 behobene Probleme ›
- In Version 17.1 Update 1 behobene Probleme ›
- In Version 17.1 Update 2 behobene Probleme ›
Intel FPGA Device Errata
Intel Stratix 10 Geräte
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
- Errata und Designempfehlungen für Intel Arria 10 GX/GT-Geräte ›
- Intel Arria 10 SX Geräte-Errata und Designempfehlungen ›
Benutzerhandbücher
Weitere Informationen finden Sie im Kapitel debuggen von Funktionen in den folgenden Benutzerhandbüchern:
Intel Agilex Geräte
Intel Stratix 10 Geräte
- Intel Stratix 10 L- und H-Tile Transceiver PHY Benutzerhandbuch ›
- E-Tile Transceiver PHY Benutzerhandbuch ›
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
Wissensdatenbank-Lösung
Mapping-Handbuch für Transceiver-Register
Intel Stratix 10 Geräte
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
Zusätzliche Ressourcen
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