Transceiver PHY IP Supportcenter

Das Transceiver PHY IP Support Center bietet Informationen zur Auswahl, zum Design und zur Implementierung von Transceiver PHY IP-Links.

Das Transceiver PHY IP Supportcenter bietet Informationen zum Auswählen, Entwerfen und Implementieren von Transceiver-Links für Agilex™ 7-, Agilex™ 5-, Stratix® 10-, Arria® 10- und Cyclone® 10-Geräte. Es gibt auch Richtlinien, wie Sie Ihr System hochfahren und die Transceiver-Links debuggen können. Diese Seite ist in Kategorien unterteilt, die sich von Anfang bis Ende an einem Designablauf eines Hochgeschwindigkeits-Transceiversystems ausrichten.

Erhalten Sie zusätzliche Unterstützung für Agilex™ 7 FPGA Interface Protocol Design, Agilex™ 5 FPGA Interface Protocol Design, schrittweise Anleitungen für Standard-Entwicklungsabläufe, die die wichtigsten kritischen Ressourcen und Dokumentation anzeigen.

Suchen Sie nach anderen Geräten in den Geräte- und Produktsupport-Sammlungen.

Erste Schritte

1. Geräte- und IP-Auswahl

Welche FPGA Gerätereihe sollte ich verwenden?

Tabelle 1 – Gerätevariante und Feature-Unterstützung
Gerät		Agilex™ 7	Agilex™ 5	Stratix® 10			Arria® 10			Cyclone® 10
Gerätevariante		AGF E-Tile		GX/SX L-Tile	GX/SX H-Tile	MX/TX E-Tile	SX(3)	GX(3)	GT(4)	GX
Maximale Datenrate (Chip-to-Chip)(1)(7)	GX-Kanäle	-		-	17,4 Gbit/s	-	17,4 Gbit/s	17,4 Gbit/s	17,4 Gbit/s	12,5 Gbit/s
	GXT-Kanäle	-		26,6 Gbit/s	28,3 Gbit/s	28,3 Gbit/s	-	-	25,8 Gbit/s	-
	GXE-Kanäle	28,9 Gbit/s (NRZ) 57,8 Gbit/s (PAM4)		-	-	28,9 Gbit/s (NRZ) 57,8 Gbit/s (PAM4)	-	-	-	-
Maximale Datenrate (Rückwandplatine)(8)	GX-Kanäle	-		12,5 Gbit/s	28,3 Gbit/s	28,3 Gbit/s	12,5 Gbit/s	12,5 Gbit/s	12,5 Gbit/s	6,6 Gbit/s
	GXT-Kanäle	-		12,5 Gbit/s	28,3 Gbit/s	28,3 Gbit/s	-	12,5 Gbit/s	12,5 Gbit/s	-
	GXE-Kanäle	28,9 Gbit/s (NRZ) 57,8 Gbit/s (PAM4)		-	-	28,9 Gbit/s (NRZ) 57,8 Gbit/s (PAM4)	-	-	-	-
Maximale Kanäle pro Gerät	GX-Kanäle	-		96	96	-	96	72	72	12
	GXT-Kanäle	-		32	64	24	-	6	6	-
	GXE-Kanäle	24 (und 32 P-Tile)		-	-	120	-	-	-	-
Hard IP	Ein PCIe Gen2 x4 pro Gerät.	10G/25G/100G Ethernet mit optionaler 1588-Fähigkeit + RS-FEC (528, 514)/RS-FEC (544, 514)		PCIe Gen3 x16, bis zu 4 pro Gerät	50/100 Gbit/s Ethernet MACbis zu 4 pro Gerät PCIe Gen3 x16 bis zu 4 pro Gerät SR-IOV (vier PF/2K VF) (6)	10G/25G/100G Ethernet mit optionaler 1588-Fähigkeit + RS-FEC (528, 514)/RS-FEC (544, 514)	PCIe Gen3 x16, bis zu 4 pro Gerät	PCIe Gen3 x16, bis zu 4 pro Gerät	PCIe Gen3 x16, bis zu 4 pro Gerät	PCIe* Gen3 x8, bis zu 4 pro Gerät
Hard IP	SR-IOV-Unterstützung ist nicht verfügbar.			PCIe Gen3 x16, bis zu 4 pro Gerät			PCIe Gen3 x16, bis zu 4 pro Gerät	PCIe Gen3 x16, bis zu 4 pro Gerät	PCIe Gen3 x16, bis zu 4 pro Gerät	PCIe* Gen3 x8, bis zu 4 pro Gerät
Notizen: Die in der obigen Tabelle angegebenen Werte gelten für Standard-Leistungsmodi. Im Energiesparmodus beträgt die maximale Datenrate für Arria® 10 GX-Gerätekanäle (Chip-to-Chip) 11,3 Gbit/s. Da die GT-Transceiver-Kanäle für Spitzenleistung ausgelegt sind, haben sie keinen reduzierten Stromverbrauch. Um GX-Transceiver-Kanäle mit festgelegten Datenraten im Standardmodus und im Energiesparmodus mit reduziertem Stromverbrauch zu betreiben, verwenden Sie die entsprechenden Kern- und Peripherienetzteile. Weitere Informationen finden Sie im Datenblatt Arria® 10 Gerät. Arria® 10 und Stratix® 10 Geräte-Transceiver können Datenraten unter 1,0 Gbit/s durch Oversampling unterstützen. Für SX- und GX-Gerätevarianten werden die maximalen Transceiver-Datenraten für die schnellste (–1) Transceiver-Geschwindigkeitsklasse angegeben. Die Spezifikationen für niedrigere Geschwindigkeitsstufen finden Sie im Gerätedatenblatt. Für GT-Gerätevarianten sind die maximalen Transceiver-Datenraten für die Transceiver-Geschwindigkeitsklasse (-1) angegeben. Die Spezifikationen für niedrigere Geschwindigkeitsstufen finden Sie im Gerätedatenblatt. Stratix® 10-Geräte-Transceiver verfügen sowohl über GX- als auch über GXT-Transceiver-Kanäle. Einzelheiten finden Sie im Stratix® 10 L-/H-Tile Transceiver PHY Benutzerhandbuch. SR-IOV steht für Single-Root Input Output Virtualization. Arria® 10 und Stratix® 10 Geräte-Transceiver können Datenraten unter 1,0 Gbit/s durch Oversampling unterstützen. Backplane-Anwendungen beziehen sich auf solche, die eine erweiterte Entzerrung erfordern, wie z. B. die entscheidungsrückgekoppelte Entzerrung (DFE), die zur Kompensation von Kanalverlusten aktiviert ist.

Alles anzeigen Weniger anzeigen

FPGA Gerätedatenblätter

Zusätzliche Ressourcen

Weitere Informationen finden Sie im Kapitel Übersicht der folgenden Benutzerhandbücher:

Thema	Agilex™ 7	Stratix® 10	Arria® 10	Cyclone® 10
Zusätzliche Ressourcen	E-Tile Transceiver PHY Benutzerhandbuch	Stratix® 10 L- und H-Tile Transceiver PHY Benutzerhandbuch E-Tile Transceiver PHY Benutzerhandbuch AN 778 - Verwendung von Stratix® 10 Transceivern	Arria® 10 Transceiver PHY Benutzerhandbuch	Cyclone® 10 Transceiver PHY Benutzerhandbuch

Thema

Agilex™ 7

Stratix® 10

Arria® 10

Cyclone® 10

Zusätzliche Ressourcen

E-Tile Transceiver PHY Benutzerhandbuch

Stratix® 10 L- und H-Tile Transceiver PHY Benutzerhandbuch

E-Tile Transceiver PHY Benutzerhandbuch

AN 778 - Verwendung von Stratix® 10 Transceivern

Arria® 10 Transceiver PHY Benutzerhandbuch

Cyclone® 10 Transceiver PHY Benutzerhandbuch

Alles anzeigen Weniger anzeigen

2. Designablauf und IP-Integration

Wo finde ich Informationen zur Verwendung von Transceivers?

Verwenden Sie das E-Tile Channel Placement Tool in Verbindung mit den Pin-Anschlussrichtlinien der Stratix® 10 Gerätefamilie, um die Protokollplatzierungen in der E-Tile schnell zu planen, bevor Sie eine umfassende Dokumentation lesen und Designs in der Quartus® Prime-Software implementieren. Das Excel-basierte E-Tile Channel Placement Tool wird durch die Registerkarten "Anweisungen", "Legende", "Revision" und "Protokolle" ergänzt.

Thema	Agilex™ 7	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10
Welche Designempfehlungen sollte ich berücksichtigen?	AN 886: Agilex™ 7 Gerätedesign-Richtlinien	Richtlinien für das Gerätedesign: Agilex™ 5 FPGAs und SoCs	Stratix® 10 Richtlinien für das Gerätedesign	Arria® 10 GX/GT Geräte-Errata und Designempfehlungen Arria® 10 SX Geräte-Errata und Designempfehlung	Cyclone® 10 GX Geräte-Errata und Designrichtlinien
Wo finde ich Informationen zur Transceiver PHY IP-Integration?	E-Tile Transceiver PHY Benutzerhandbuch Agilex™ 7 Taktung und PLL Benutzerhandbuch	GTS Transceiver PHY Benutzerhandbuch	Stratix® 10 L- und H-Tile Transceiver PHY Benutzerhandbuch E-Tile Transceiver PHY Benutzerhandbuch	Arria® 10 Transceiver PHY Benutzerhandbuch AN 738: Arria® 10 Richtlinien für das Gerätedesign	Cyclone® 10 GX Transceiver PHY Benutzerhandbuch Cyclone® 10 GX Gerätedesign-Richtlinien
Wo finde ich Informationen zur Transceiver PHY IP Registerzuordnung?	F-Tile Auto-Negotiation und Link Training FPGA IP-Registerzuordnung F-Tile PMA und FEC Direct PHY FPGA IP Registerübersicht		Logische Ansicht der Stratix® 10 L- und H-Tile Transceiver-Register	Logische Ansicht der Arria® 10 Transceiver-Register	Logische Ansicht der Cyclone® 10 Transceiver-Register
Richtlinien für analoge Einstellungen			Stratix® 10 L-Tile/H-Tile Preemphasis und Output Swing Estimator	Arria® 10 Pre-Emphasis und Output Swing Estimator	Cyclone® 10 und Arria® 10 Preemphasis und Output Swing Estimator
Zusätzliche Ressourcen				Arria® 10 Transceiver PHY Pin-Planung (FPGA Wiki)

Alles anzeigen Weniger anzeigen

3. Board-Design und Energiemanagement

Thema	Agilex™ 7	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10	Max® 10	Stratix® V	Arria® V	Cyclone® V	Max® V
Richtlinien für Mainboard-Design	Agilex™ 7 Konfiguration Benutzerhandbuch Agilex™ 7 Gerätefamilie Hochgeschwindigkeits-Signalintegritäts-Designrichtlinien für serielle Schnittstellen AN 114: Richtlinien für das Board-Design von FPGA Gerätegehäusen	GTS Transceiver Dual Simplex Schnittstellen Benutzerhandbuch AN 114: Richtlinien für das Board-Design von FPGA Gerätegehäusen	AN 766: Stratix® 10 Geräte, Design-Richtlinie für das Layout der Hochgeschwindigkeitssignalschnittstelle PCB Stackup Design-Überlegungen für FPGAs	AN 114: Richtlinien für das Board-Design von FPGA Gerätegehäusen PCB Stackup Design-Überlegungen für FPGAs	AN 114: Richtlinien für das Board-Design für FPGA Bauelementgehäuse PCB Stackup Design-Überlegungen für FPGAs	AN 114: Richtlinien für das Board-Design von FPGA Gerätegehäusen PCB Stackup Design-Überlegungen für FPGAs	AN 672: Designrichtlinien für Transceiver-Links für die Übertragung mit hoher Gbit/s-Datenübertragung mit hoher Gbit/s AN 114: Richtlinien für das Board-Design von FPGA Gerätegehäusen PCB Stackup Design-Überlegungen für FPGAs	AN 114: Richtlinien für das Board-Design von FPGA Gerätegehäusen	AN 114: Richtlinien für das Board-Design von FPGA Gerätegehäusen PCB Stackup Design-Überlegungen für FPGAs	AN 114: Richtlinien für das Board-Design von FPGA Gerätegehäusen PCB Stackup Design-Überlegungen für FPGAs
Richtlinien für Pin-Verbindungen	Pin-Anschlussrichtlinien für die Agilex™ 7 Gerätefamilie		Pin-Anschlussrichtlinien für die Stratix® 10-Gerätefamilie	Pin-Anschlussrichtlinien für Arria® 10 GX, GT und SX Gerätefamilie	Pin-Anschlussrichtlinien für die Cyclone® 10 GX Gerätefamilie
Schematische Überprüfung	Agilex 7 Arbeitsblatt zur Überprüfung des Schaltplans von Agilex™ 7		Arbeitsblatt zur Überprüfung des Stratix® 10-Geräteschemas	Arria® 10 GX, GT und SX Arbeitsblatt zur Überprüfung des Schaltplans	Cyclone® 10 GX Arbeitsblatt zur Überprüfung des Schaltplans
Energieverwaltung	Agilex™ 7 Power Management Benutzerhandbuch: F-Serie und I-Serie Thermische Modellierung mit dem FPGA Power and Thermal Calculator Early Power Estimator (EPE) und Leistungsanalysator AN 692: Überlegungen zur Leistungssequenzierung für Agilex™ 7-Geräte	Early Power Estimator (EPE) und Leistungsanalysator	Early Power Estimator (EPE) und Leistungsanalysator AN 692: Überlegungen zur Leistungssequenzierung für Stratix® 10-Geräte AN 750: Verwendung des Altera PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch	Early Power Estimator (EPE) und Leistungsanalysator AN 692: Überlegungen zur Leistungssequenzierung für Arria® 10-Geräte AN 750: Verwendung des Altera PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch	Early Power Estimator (EPE) und Leistungsanalysator AN 692: Überlegungen zur Leistungssequenzierung für Cyclone® Geräte AN 750: Verwendung des Altera PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch	Early Power Estimator (EPE) und Leistungsanalysator AN 750: Verwendung des Altera PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch	Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch	Early Power Estimator (EPE) und Leistungsanalysator AN 750: Verwendung des Altera PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch	Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch	Early Power Estimator (EPE) und Leistungsanalysator

Alles anzeigen Weniger anzeigen

Simulationsmodelle und -werkzeuge

Erweiterter Link-Analysator

Der Advanced Link Analyzer ist ein hochmodernes Jitter/Rausch-Eye-Link-Analyse-Tool, mit dem Sie die Leistung serieller Hochgeschwindigkeits-Links schnell und einfach bewerten können. Es ist ein ideales Vordesign-Tool, mit dem Sie verstehen, wie FPGA Lösungen Ihren Systemanforderungen entsprechen können. Es ist auch ein effektives Tool für die Nachdesign-Unterstützung und hilft bei Debugging und Validierung.

Modelle

Benutzerhandbücher für Entwicklungskits

Thema	: Agilex™ 7	Stratix® 10	Arria® 10
Benutzerhandbücher für Entwicklungskits	Benutzerhandbuch für das Agilex™ 7 FPGA Development Kit der F-Reihe Agilex™ 7 F-Reihe Transceiver-SoC Entwicklungskit Benutzerhandbuch	Stratix® 10 Entwicklungskit Benutzerhandbuch Stratix® 10 GX Transceiver Signalintegritäts-Entwicklungskit Benutzerhandbuch	Arria® 10 Entwicklungskit Benutzerhandbuch Arria® 10 SoC Entwicklungskit Benutzerhandbuch Arria® 10 GX Transceiver Signalintegritäts-Entwicklungskit Benutzerhandbuch

Thema

: Agilex™ 7

Stratix® 10

Arria® 10

Benutzerhandbücher für Entwicklungskits

Benutzerhandbuch für das Agilex™ 7 FPGA Development Kit der F-Reihe

Agilex™ 7 F-Reihe Transceiver-SoC Entwicklungskit Benutzerhandbuch

Stratix® 10 Entwicklungskit Benutzerhandbuch

Stratix® 10 GX Transceiver Signalintegritäts-Entwicklungskit Benutzerhandbuch

Arria® 10 Entwicklungskit Benutzerhandbuch

Arria® 10 SoC Entwicklungskit Benutzerhandbuch

Arria® 10 GX Transceiver Signalintegritäts-Entwicklungskit Benutzerhandbuch

Alles anzeigen Weniger anzeigen

4. Interoperabilitäts- und Normenprüfung

Thema	Agilex™ 7	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10	Max® 10
Anträge	Agilex™ 7 Allzweck-I/O-Benutzerhandbuch: F-Serie und I-Serie	PHY Lite für parallele Schnittstellen FPGA IP-Core Versionshinweise	PHY Lite für parallele Schnittstellen FPGA IP-Core Versionshinweise	PHY Lite für parallele Schnittstellen FPGA IP-Core Versionshinweise	PHY Lite für parallele Schnittstellen FPGA IP-Core Versionshinweise
	PHY Lite für parallele Schnittstellen FPGA IP-Core Versionshinweise	Allzweck-I/O-Benutzerhandbuch	AN 835: Grundlagen der PAM4-Signalisierung
		LVDS SERDES Benutzerhandbuch	AN 846: Vorwärtsfehlerkorrektur nach Stratix® 10
Modelle	IEEE 1149.6 BSDL-Dateien	IEEE 1149.6 BSDL-Dateien	IEEE 1149.6 BSDL-Dateien	IEEE 1149.6 BSDL-Dateien	IEEE 1149.6 BSDL-Dateien	IEEE 1149.6 BSDL-Dateien

Alles anzeigen Weniger anzeigen

5. Designbeispiele und Referenzdesigns

Thema	Agilex™ 7	Stratix® 10	Arria® 10	Cyclone® 10
Designbeispiele und Referenzdesigns	Hochgeschwindigkeits-Transceiver-Demo-Designs - Agilex™ 7 Gerät der I-Reihe mit F-Tile Hochgeschwindigkeits-Transceiver-Demo-Designs – Agilex™ 7 Gerät der F-Reihe (E-Tile)	Demo-Designs für Hochgeschwindigkeits-Transceiver – Stratix® 10 TX Series Demo-Designs für Hochgeschwindigkeits-Transceiver – Stratix® 10 GX Series	Terasic DE10 Advanced mit Arria® 10 SoC Mainboard ACHILLES Instant Development Kit mit Arria® 10 FPGA SoM Starter Board Arria® 10 Transceiver PHY Designbeispiele Arria® 10 Transceiver PHY – Grundlegende Designbeispiele Demo-Designs für Hochgeschwindigkeits-Transceiver – Produktreihe Arria® 10	Cyclone® 10 Transceiver PHY – Grundlegende Designbeispiele

Thema

Agilex™ 7

Stratix® 10

Arria® 10

Cyclone® 10

Designbeispiele und Referenzdesigns

Hochgeschwindigkeits-Transceiver-Demo-Designs - Agilex™ 7 Gerät der I-Reihe mit F-Tile

Hochgeschwindigkeits-Transceiver-Demo-Designs – Agilex™ 7 Gerät der F-Reihe (E-Tile)

Demo-Designs für Hochgeschwindigkeits-Transceiver – Stratix® 10 TX Series

Demo-Designs für Hochgeschwindigkeits-Transceiver – Stratix® 10 GX Series

Terasic DE10 Advanced mit Arria® 10 SoC Mainboard

ACHILLES Instant Development Kit mit Arria® 10 FPGA SoM Starter Board

Arria® 10 Transceiver PHY Designbeispiele

Arria® 10 Transceiver PHY – Grundlegende Designbeispiele

Demo-Designs für Hochgeschwindigkeits-Transceiver – Produktreihe Arria® 10

Cyclone® 10 Transceiver PHY – Grundlegende Designbeispiele

Alles anzeigen Weniger anzeigen

6. Schulungen und Videos

Empfohlene Schulungskurse

Thema	Beschreibung
E-Tile Taktfrequenz	Erfahren Sie mehr über die Referenztakte, die auf der E-Tile verfügbar sind, und E-Tile Transceiver Datenpfadtakte werden generiert und verteilt.
GTS Transceiver Grundlagen Schulung	Diese Schulung führt in die Grundlagen des Agilex™ 5 FPGA GTS Transceivers ein, der für eine Vielzahl von Anwendungen optimiert ist.
Transceiver Toolkit Schulung	Diese Online-Schulung stellt Ihnen das Transceiver-Toolkit vor, das in der Quartus® Prime Pro-Software enthalten ist, sowie Funktionen wie Auto Sweep und den Eye Viewer.
Transceiver-Grundlagen für 20-nm- und 28-nm-Geräte	Lernen Sie die Grundbausteine kennen, die in 20- und 28-nm-FPGA Transceivern enthalten sind, die zur Unterstützung einer Reihe von Hochgeschwindigkeitsprotokollen verwendet werden.
Stratix® 10 Transceiver Grundlagen	Lernen Sie die Grundbausteine kennen, die in Stratix® 10-FPGA-Transceivern enthalten sind, die zur Unterstützung einer Reihe von Hochgeschwindigkeitsprotokollen verwendet werden.
Aufbau einer Stratix® 10-FPGA-Transceiver-PHY-Schicht	Erfahren Sie, wie Sie die drei Ressourcen definieren, aus denen eine Stratix® 10-FPGA-Transceiver-PHY-Schichtlösung besteht, nämlich die Transceiver-PHY, die Transceiver-PLL und die Transceiver-Reset-Steuerung.
Transceiver-Toolkit für Arria® 10 Geräte	Erfahren Sie, wie Sie die analogen Einstellungen Ihrer Arria® 10 und Cyclone® 10 FPGA Transceiver debuggen und dynamisch feinabstimmen können.
Erweiterte Signalkonditionierung für Arria® 10-FPGA-Transceiver	Erfahren Sie mehr über die analogen Fähigkeiten Arria® 10-FPGA-Transceiver und wie Sie sie zur Verbesserung der Verbindungsleistung einsetzen können.
Aufbau einer Transceiver-PHY-Schicht der 10. Generation	Erfahren Sie, wie Sie eine benutzerdefinierte Transceiver-Implementierung mit den Arria® 10 und Cyclone® 10 FPGA Transceiver IP-Blöcken erstellen.
Transceiver-Taktung der 10. Generation	Erfahren Sie mehr über die Taktungsressourcen, die in Arria® 10 und Cyclone® 10 FPGA Transceiver-Blöcken zu finden sind.

Alles anzeigen Weniger anzeigen

Weitere Schulungen

Transceiver-Schulungen

Empfohlene Videos

Thema	Beschreibung
F-Tile Kanalplatzierungswerkzeug	Das F-Tile Channel Placement Tool in Verbindung mit den Pin-Verbindungsrichtlinien der Gerätefamilie ermöglicht Ihnen eine schnelle Planung der Protokollplatzierungen im Produkt, bevor Sie eine umfassende Dokumentation lesen und Designs in der Quartus® Prime Pro-Software implementieren.

Alles anzeigen Weniger anzeigen

FPGA Kurzvideos

Zusätzliche Kurzvideos

Titel	Beschreibung
17G Transceiver Demovideo	Sehen Sie sich die ersten Agilex™ 5 FPGA E-Reihe Gruppe B-Geräte mit 17-Gbit/s-Transceivern in unserem Labor an.
Arria® 10 Gerätekonfiguration eines Simplex-Transceivers	Sehen Sie sich dieses Video an, um zu erfahren, wie Sie einen Arria® 10-Geräte-Simplex-Transceiver mit dynamischer Rekonfiguration im selben physischen Transceiver-Kanal platzieren.
Dynamische Neukonfiguration eines Arria® 10-Geräte-Transceivers	Sehen Sie sich dieses Video an, um zu erfahren, wie Sie Datenratenänderungen mit der Übertragung (TX), Phasenregelkreisumschaltung (PLL) und dem eingebetteten Streamer in Arria® 10 Geräten durchführen.
Verwendung des Transceiver-Toolkits Teil 1	Sehen Sie sich dieses vierteilige Video an, um zu erfahren, wie Sie die Transceiver Toolkit-Anwendung verwenden, die in einem Arria® 10 FPGA Development Kit demonstriert wird. In diesem Video wird erklärt, wie Sie die optimalen PMA-Einstellungen (Physical Medium Attachment) für den Transceiver erhalten.
Verwendung des Transceiver-Toolkits Teil 2	Sehen Sie sich dieses vierteilige Video an, um zu erfahren, wie Sie die Transceiver Toolkit-Anwendung verwenden, die in einem Arria® 10 FPGA Development Kit demonstriert wird. In diesem Video wird erklärt, wie Sie die optimalen PMA-Einstellungen für den Transceiver erhalten.
Verwendung des Transceiver-Toolkits Teil 3	Sehen Sie sich dieses vierteilige Video an, um zu erfahren, wie Sie die Transceiver Toolkit-Anwendung verwenden, die in einem Arria® 10 FPGA Development Kit demonstriert wird. In diesem Video wird erklärt, wie Sie die optimalen PMA-Einstellungen für den Transceiver erhalten.
Verwendung des Transceiver-Toolkits Teil 4	Sehen Sie sich dieses vierteilige Video an, um zu erfahren, wie Sie die Transceiver Toolkit-Anwendung verwenden, die in einem Arria® 10 FPGA Development Kit demonstriert wird. In diesem Video wird erklärt, wie Sie die optimalen PMA-Einstellungen für den Transceiver erhalten.
Arria® 10 Transceiver: Pre-Emphasis Grundlagen	Lernen Sie die Grundlagen der Arria® 10 Transceiver Pre-Emphasis Funktion kennen. Vergleichen Sie simulierte Wellenform- mit Siliziummessungen.
Durchführen einer dynamischen Neukonfiguration für den Arria® 10 Geräte-Transceiver	Sehen Sie sich dieses Video an, um zu erfahren, wie Sie Datenratenänderungen mithilfe von TX PLL Switching mit dem eingebetteten Streamer in Arria® 10 Geräten durchführen.
Neukonfiguration von Transceivern Arria® 10 Geräten mithilfe von Embedded Streamer	Sehen Sie sich dieses Video an, um zu erfahren, wie Sie mit dem Arria® 10 Geräte-Transceiver Standard PCS mithilfe des eingebetteten Streamers eine dynamische Neukonfiguration durchführen.
Verwendung des IBIS-AMI-Modells zur Schätzung der Signalintegrität von Arria® 10 Geräte-Transceivern	Sehen Sie sich dieses Video an, um zu erfahren, wie Sie eine Signalintegritätssimulation mit dem Arria® 10 Geräte-Transceiver IBIS-AMI-Modell im Advanced Link Analyzer durchführen. Darüber hinaus behandelt dieses Video die Augendiagramm-Berichterstattung.

Alles anzeigen Weniger anzeigen

7. Debuggen

Werkzeuge

E-Tile Transceiver Debug-Tool für Stratix® 10 Geräte

Das Debug-Tool besteht aus zwei Unter-Tools

Mit dem Status-Tool können Sie PMA-Parameter lesen, zurücksetzen und in einer Datei protokollieren. Es ermöglicht Ihnen auch die Durchführung von Anpassungsabläufen (interner/externer Loopback, Erstanpassung), Lesen und Zurücksetzen von Bitfehlern.
Mit dem Tuning-Tool können Sie den Transceiver mit Basis-PMA-Parameterkonfigurationen für 10 Gbit/s / 28 Gbit/s / 56 Gbit/s abstimmen und mit benutzerdefinierten Parametern PMA-Parameter durchsuchen und in einer Datei protokollieren. Verwenden Sie dieses Tool, um den Zustand der Transceiverkanäle in Ihrem Stratix® 10 Gerät E-Tile zu analysieren.

Benutzerhandbuch herunterladen

Laden Sie das E-Tile Transceiver Debug Tool für Stratix® 10 herunter

Stratix® 10 Geräte L-Tile/H-Tile Transceiver PHY Debug-Tool

Dieses Debug-Tool besteht aus vier Unter-Tools:

Mit dem Voltage Tool können Sie die Spannung am Empfängerdaten-Abtastknoten und am Senderknoten messen
Mit dem Kanalstatus-Tool können Sie den Status überprüfen, der für die Daten der Empfängertaktdatenwiederherstellung (CDR), den Kalibrierungsstatus, den Loopback-Status und den PRBS-Generator-/Checker-Status gesperrt ist
Mit dem Anpassungsstatus-Tool können Sie die konfigurierten registrierten Anpassungsbits mit den Golden-Bit-Einstellungen vergleichen -Goldene Bits sind die empfohlenen Bit-Einstellungen für ein bestimmtes Register
Mit dem Augendebug-Tool können Sie die Augenhöhe und/oder Augenbreite messen

Verwenden Sie dieses Tool, um den Zustand der Transceiverkanäle in Ihrem Stratix® 10 Gerät L-Tile/H-Tile zu analysieren

Tool-Tutorial herunterladen

Laden Sie das L-Tile/H-Tile Transceiver PHY Debug Tool für Stratix® 10 herunter

Arria® 10 Geräte-Transceiver PHY - Fault Tree Analyzer

Dieser interaktive Fehlerbaumanalysator bietet Richtlinien für die Fehlerbehebung von Problemen, die bei der Verwendung Arria® 10 Geräte-Transceiver-PHY auftreten können. Der Analysator besteht aus drei Abschnitten:

Natives PHY-Debugging
Link-Tuning-Debugging
Dynamisches Rekonfigurations-Debugging

Verwenden Sie diesen Fehlerbaumanalysator, um Probleme mit dem Transceiver PHY zu beheben und Ihr Design so effizient wie möglich aufzurufen. Verwenden Sie es zusammen mit dem Arria® 10 Device Transceiver PHY Debug Tool

Benutzerhandbuch herunterladen

Laden Sie den Transceiver PHY Fault Tree Analyzer für Arria® 10 herunter

Arria® 10 Geräte Transceiver PHY Debug-Tool

Dieses Debug-Tool besteht aus den gleichen vier Untertools wie die Version Stratix® 10:

Mit dem Voltage Tool können Sie die Spannung am Empfängerdaten-Abtastknoten und am Senderknoten messen
Mit dem Kanalstatus-Tool können Sie den Status überprüfen, der für die Daten der Empfängertaktdatenwiederherstellung (CDR), den Kalibrierungsstatus, den Loopback-Status und den PRBS-Generator-/Checker-Status gesperrt ist
Mit dem Anpassungsstatus-Tool können Sie die konfigurierten registrierten Anpassungsbits mit den Golden-Bit-Einstellungen vergleichen -Goldene Bits sind die empfohlenen Bit-Einstellungen für ein bestimmtes Register
Mit dem Augendebug-Tool können Sie die Augenhöhe und/oder Augenbreite messen

Verwenden Sie dieses Tool, um den Zustand der Transceiverkanäle in Ihrem Arria® 10 Gerät zu analysieren.

Laden Sie das Transceiver PHY Debug-Tool für Arria® 10 Gerät herunter

Thema	Agilex™ 7	Agilex™ 5	Quartus® Prime¹	Stratix® 10	Arria® 10	Cyclone® 10
Intellectual Property (IP) Core – Versionshinweise	E-Tile Dynamische Rekonfiguration Designbeispiel Versionshinweise F-Tile Auto-Negotiation und Link Training für Ethernet FPGA IP Versionshinweise F-Tile Dynamic Reconfiguration Suite FPGA IP Versionshinweise Versionshinweise für F-Tile PMA und FEC Direct PHY Multirate FPGA IP F-Tile PMA/FEC Direct PHY IP Versionshinweise	Versionshinweise für GPIO FPGA IP GTS PMA/FEC Direct PHY IP Versionshinweise Versionshinweise für LVDS SERDES FPGA IP	Versionshinweise für die Quartus® Prime Design Suite
FPGA Geräte-Errata				Stratix® 10 GX L-Tile Produktionsgerät Errata Stratix® 10 SX Seriengeräte-Errata	Arria® 10 GX/GT Geräte-Errata und Designempfehlungen Arria® 10 SX Geräte-Errata und Designempfehlungen	Cyclone® 10 GX Geräte-Errata und Designrichtlinien
Benutzerhandbücher (siehe Kapitel über Debug-Funktionen in den folgenden Benutzerhandbüchern)	E-Tile Transceiver PHY Benutzerhandbuch F-Tile Architektur und PMA und FEC Direct PHY IP Benutzerhandbuch F-Tile Dynamic Reconfiguration Suite FPGA IP Benutzerhandbuch F-Tile PMA und FEC Direct PHY Multirate FPGA IP Benutzerhandbuch PHY Lite für parallele Schnittstellen FPGA IP Anleitung	PHY Lite für parallele Schnittstellen FPGA IP Anleitung		Stratix® 10 L- und H-Tile Transceiver PHY Benutzerhandbuch	Arria® 10 Transceiver PHY Benutzerhandbuch	Cyclone® 10 GX Transceiver PHY Benutzerhandbuch

Thema

Agilex™ 7

Agilex™ 5

Quartus® Prime¹

Stratix® 10

Arria® 10

Cyclone® 10

Intellectual Property (IP) Core – Versionshinweise

E-Tile Dynamische Rekonfiguration Designbeispiel Versionshinweise

F-Tile Auto-Negotiation und Link Training für Ethernet FPGA IP Versionshinweise

F-Tile Dynamic Reconfiguration Suite FPGA IP Versionshinweise

Versionshinweise für F-Tile PMA und FEC Direct PHY Multirate FPGA IP

F-Tile PMA/FEC Direct PHY IP Versionshinweise

Versionshinweise für GPIO FPGA IP

GTS PMA/FEC Direct PHY IP Versionshinweise

Versionshinweise für LVDS SERDES FPGA IP

Versionshinweise für die Quartus® Prime Design Suite

FPGA Geräte-Errata

Stratix® 10 GX L-Tile Produktionsgerät Errata

Stratix® 10 SX Seriengeräte-Errata

Arria® 10 GX/GT Geräte-Errata und Designempfehlungen

Arria® 10 SX Geräte-Errata und Designempfehlungen

Cyclone® 10 GX Geräte-Errata und Designrichtlinien

Benutzerhandbücher (siehe Kapitel über Debug-Funktionen in den folgenden Benutzerhandbüchern)

E-Tile Transceiver PHY Benutzerhandbuch

F-Tile Architektur und PMA und FEC Direct PHY IP Benutzerhandbuch

F-Tile Dynamic Reconfiguration Suite FPGA IP Benutzerhandbuch

F-Tile PMA und FEC Direct PHY Multirate FPGA IP Benutzerhandbuch

PHY Lite für parallele Schnittstellen FPGA IP Anleitung

PHY Lite für parallele Schnittstellen FPGA IP Anleitung

Stratix® 10 L- und H-Tile Transceiver PHY Benutzerhandbuch

Arria® 10 Transceiver PHY Benutzerhandbuch

Cyclone® 10 GX Transceiver PHY Benutzerhandbuch

Alles anzeigen Weniger anzeigen

1. Transceiver Native PHY IP Versionshinweise sind jetzt in den Versionshinweisen der Quartus® Prime Design Suite zu finden.

Leitfaden für die Zuordnung von Transceiver-Registern

Thema	Agilex™ 7	Agilex™ 5	Quartus® Prime	Stratix® 10	Arria® 10	Cyclone® 10
Leitfaden für die Zuordnung von Transceiver-Registern	F-Tile PMA und FEC Direct Port Mapping Calculator F-Tile PMA FEC Direct Parallel Data Mapping – Rechner	GTS PMA/FEC Direct PHY IP Registerkarte		Logische Ansicht der Stratix® 10 L- und H-Tile Transceiver-Register	Logische Ansicht der Arria® 10 Transceiver-Register	Logische Ansicht der Cyclone® 10 Transceiver-Register
Zusätzliche Ressourcen			Quartus® Prime Pro und Standardsoftware Benutzerhandbücher

Thema

Agilex™ 7

Agilex™ 5

Quartus® Prime

Stratix® 10

Arria® 10

Cyclone® 10

Leitfaden für die Zuordnung von Transceiver-Registern

F-Tile PMA und FEC Direct Port Mapping Calculator

F-Tile PMA FEC Direct Parallel Data Mapping – Rechner

GTS PMA/FEC Direct PHY IP Registerkarte

Logische Ansicht der Stratix® 10 L- und H-Tile Transceiver-Register

Logische Ansicht der Arria® 10 Transceiver-Register

Logische Ansicht der Cyclone® 10 Transceiver-Register

Zusätzliche Ressourcen

Quartus® Prime Pro und Standardsoftware Benutzerhandbücher

Alles anzeigen Weniger anzeigen

Wissensdatenbank-Lösung

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.

Wählen Sie Ihre Sprache aus

Suche auf Intel.com nutzen

Direktlinks

Kürzlich durchgeführte Suchen

Erweiterte Suche

Nur darin suchen

Transceiver PHY IP Supportcenter

Erste Schritte

1. Geräte- und IP-Auswahl

Welche FPGA Gerätereihe sollte ich verwenden?

FPGA Gerätedatenblätter

Zusätzliche Ressourcen

2. Designablauf und IP-Integration

Wo finde ich Informationen zur Verwendung von Transceivers?

3. Board-Design und Energiemanagement

Simulationsmodelle und -werkzeuge

Benutzerhandbücher für Entwicklungskits

4. Interoperabilitäts- und Normenprüfung

5. Designbeispiele und Referenzdesigns

6. Schulungen und Videos

Empfohlene Schulungskurse

Weitere Schulungen

Empfohlene Videos

FPGA Kurzvideos

7. Debuggen

Werkzeuge

Leitfaden für die Zuordnung von Transceiver-Registern

Wissensdatenbank-Lösung