Ethernet-Supportcenter
Richtlinien, Tutorials und Dokumentation für die Auswahl eines Designs, die Implementierung von Ethernet-Links und Anweisungen zum Aufrufen Ihres Systems und zum Debuggen der Links.
Im Ethernet IP Support Center finden Sie Informationen zum Auswählen, Entwerfen und Implementieren von Ethernet-Links für Agilex™ 7-, Agilex™ 5-, Agilex™ 3-, Stratix® 10-, Arria® 10- und Cyclone® 10-Geräte. Es gibt auch Richtlinien zum Starten Ihres Systems und zum Debuggen der Ethernet-Verbindungen. Diese Seite ist in Kategorien unterteilt, die sich von Anfang bis Ende an den Designablauf eines Ethernet-Systems anpassen.
Erhalten Sie zusätzliche Unterstützung für Agilex™ 7 FPGA Interface Protocol Design, Agilex™ 5 FPGA Interface Protocol Design und Agilex™ 3 FPGA Interface Protocol Design . Schritt-für-Schritt-Anleitungen für Standard-Entwicklungsabläufe, die die wichtigsten kritischen Ressourcen und Dokumentationen anzeigen.
Suchen Sie nach anderen Geräten in den Geräte- und Produktsupport-Sammlungen.
Erste Schritte
Agilex 7 Arbeitsblatt zur Überprüfung des Schaltplans von Agilex™ 7
Agilex™ 5 FPGAs und SoCs PCB-Designrichtlinien (HSSI, EMIF, MIPI, True Differential, PDN)
Agilex 5 Arbeitsblatt zur Überprüfung des Schaltplans für Agilex™ 5 Geräte
PCB-Layout, Routing und Designrichtlinien für Stromverteilungsnetzwerke: Agilex™ 3 FPGAs und SoCs
Blockdiagramm der Ethernet-Designimplementierung
1. Geräte- und IP-Auswahl
Welche FPGA Familie soll ich verwenden?
Siehe Tabelle 1, um zu verstehen, wie Ethernet Intellectual Property (IP) Core Support für Agilex™, Stratix® 10, Arria® 10 und Cyclone® 10 Geräte sind. Vergleichen Sie die vier Geräte, um das richtige Gerät für die Implementierung Ihres Ethernet-Subsystems auszuwählen.
Tabelle 1: Geräte- und IP-Core-Unterstützung
Gerätereihe |
Kacheltyp (nur Agilex™ 7-Gerät) |
IP-Core |
Elektrische Schnittstelle |
Vorwärtsfehlerkorrektur |
1588 Präzisions-Zeitprotokoll |
Automatische Verhandlung/Link-Schulung |
---|---|---|---|---|---|---|
Agilex™ 7 |
E-Tile |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 25GBASE-KR 25GBASE-CR 25GBASE-R AUI Link zum 25GBASE-R-Konsortium 10GBASE-KR 10GBASE-CR 10G-XAUI *Modulationsschema unterstützt: NRZ und PAM4 |
Schilf Salomo (528, 514) Schilf Salomo (544, 514) |
✓ |
✓ |
|
F-Tile |
10BASE-T 100BASE-T 1000BASE-T |
X |
✓ |
✓ |
||
F-Tile | NBASE-T | X
|
✓ | X | ||
F-Tile | NBASE-T |
|
✓ | ✓ | ||
F-Tile | NBASE-T | NA | ✓ | ✓ | ||
F-Tile | 25GBASE-R, 25GBASE-SR |
|
X | X | ||
F-Tile | 50GBASE-R2, 50GBASE-SR2 | X
|
X | X | ||
F-Tile | 100GBASE-R4, 100GBASE-SR4 |
|
X | X | ||
F-Tile | 10GBASE-KR, 10GBASE-CR *Modulationsschema unterstützt: NRZ und PAM4 |
|
✓ | ✓ | ||
F-Tile |
10GBASE-KR, 10GBASE-CR, 10GBASE-R, 25GBASE-KR, 25GBASE-CR, 25GBASE-R AUI, 25GBASE-R Konsortial-Link, 40GBASEKR-4, 40GBASE-CR4, 40GBASE-SR4, 50GBASE-KR2, 50GBASE-CR2, 50GAUI-2, 50GAUI-1, 100GBASE-KR4, 100GBASE-CR4, CAUI-4, CAUI-2, CAUI-1, 200GAUI-4, 200GAUI-2, 200GAUI-8, 400GAUI-8, 400GAUI-4 |
|
✓ | ✓ | ||
Gerätereihe | IP-Core | Elektrische Schnittstelle | Vorwärtsfehlerkorrektur | 1588 Präzisions-Zeitprotokoll | Automatische Verhandlung/Link-Schulung | |
Agilex™ 5 | 25GBASE-KR 25GAUI-1 25GBASE-CR 10GBASE-KR 10GBASE-CR 10GBASE-LR |
BASE-R Firecode (CL74) Schilf-Salomon RS (528,514) (CL91) Ethernet-Technologie-Konsortium RS (272, 258) |
✓ | ✓ | ||
10BASE-T 100BASE-T 1000BASE-T 1000BASE-X |
X | ✓ | ✓ | |||
10BASE-T 100BASE-T 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
X | ✓ | X | |||
NBASE-T MGBASE-T |
X | ✓ | ✓ | |||
40G-BASE-R4 | X | X | X | |||
Gerätereihe |
IP-Core | Elektrische Schnittstelle | Vorwärtsfehlerkorrektur | 1588 Präzisions-Zeitprotokoll | Automatische Verhandlung/Link-Schulung | |
Agilex™ 3 | 10GBASE-KR 10GBASE-CR 10GBASE-LR |
BASE-R Firecode (CL74) | ✓ | ✓ | ||
10BASE-T 100BASE-T 1000BASE-T 1000BASE-X |
X | ✓ | ✓ | |||
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
X | ✓ | X | |||
NBASE-T MGBASE-T |
X | ✓ | ✓ | |||
Gerätereihe |
Kacheltyp (nur Stratix® 10 Geräte) |
IP-Core |
Elektrische Schnittstelle |
Vorwärtsfehlerkorrektur |
1588 Präzisions-Zeitprotokoll |
Automatische Verhandlung/Link-Schulung |
Stratix® 10 GX/SX/MX/TX/DX |
L-Tile und H-Tile |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
|
L-Tile und H-TIle |
10BASE-T, 100BASET, 1000BASE-T, 1000BASE-X, 10GBASE-R, NBASE-T, MGBASE-T |
Firecode FEC |
✓ |
✓ |
||
L-Tile und H-Tile |
10GBASE-R |
|||||
L-Tile und H-Tile |
10GBASE-KR PHY |
|||||
L-Tile und H-Tile |
1G / 2,5G / 5G / 10G Multi-Rate Ethernet PHY |
|||||
L-Tile und H-Tile |
40-Gbit/s Ethernet FPGA IP mit geringer Latenz | 40G-BASE-R4 |
Firecode FEC |
|
✓ |
|
H-Tile |
FPGA H-Tile Hard IP für Ethernet |
50G-BASE-R2 100G-BASE-R4 |
|
|
✓ |
|
L-Tile und H-Tile |
25G Ethernet Stratix® 10 FPGA IP |
25GBASE-SR 10GBASE-R |
Schilf Salomo (528, 514) |
✓ |
|
|
L-Tile und H-Tile |
100-Gbit/s Ethernet FPGA IP mit geringer Latenz |
100G-BASE-R4 |
Schilf Salomo (528, 514) |
|
|
|
E-Tile |
100GBASE-KR4, 100GBASE-KR2, 100GBASE-CR4, 100GBASE-CR2 CAUI-4 CAUI-2 25GBASE-KR 25GBASE-CR 25GBASE-R AUI Link zum 25GBASE-R-Konsortium 10GBASE-KR 10GBASE-CR XAUI (XAUI) *Modulationsschema unterstützt: NRZ und PAM4 |
Schilf Salomo (528, 514) Schilf Salomo (544, 514) |
✓ |
✓ |
||
Gerätereihe |
IP-Core |
Elektrische Schnittstelle |
Vorwärtsfehlerkorrektur |
1588 Präzisions-Zeitprotokoll |
Automatische Verhandlung/Link-Schulung |
|
Arria® 10 GX/GT/SX |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
||
10BASE-T, 100BASET, 1000BASE-T, 1000BASE-X, 10GBASE-R, NBASE-T, MGBASE-T |
Firecode FEC |
✓ |
✓ |
|||
40G-BASE-R4 |
Firecode FEC |
✓ |
✓ |
|||
100G-BASE-R10 100G-BASE-R4 |
Schilf Salomo (528, 514) |
✓ |
|
|||
25G-BASE-R1 |
Schilf Salomo (528, 514) |
✓ |
|
|||
50G-BASE-R2 |
|
|
|
|||
Gerätereihe |
IP-Core |
Elektrische Schnittstelle |
Vorwärtsfehlerkorrektur |
1588 Präzisions-Zeitprotokoll |
Automatische Verhandlung/Link-Schulung |
|
Cyclone® 10 LP/GX |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
||
10GBASE-R |
|
✓ |
|
Bitte lesen Sie die jeweiligen Benutzerhandbücher, um zu verstehen und herauszufinden, ob sich die verschiedenen in der obigen Tabelle aufgeführten Funktionen gegenseitig ausschließen. Beispiel: FPGA IP für Low Latency 100 Gbps Ethernet (für Arria® 10 Geräte) erlaubt es Ihnen nicht, RS-FEC und 1588 PTP gleichzeitig zu aktivieren.
2. Designablauf und IP-Integration
Wo finde ich Informationen zur IP-Integration?
Weitere Informationen finden Sie im Abschnitt "Erste Schritte" des von Ihnen gewählten IP Core-Benutzerhandbuchs. Weitere Informationen finden Sie auch in den folgenden Dokumenten:
Agilex™ Geräte
- Agilex™ 7 F-Serie und I-Serie – Allzweck-I/O-Benutzerhandbuch
- Agilex™ 7 Konfiguration Benutzerhandbuch
- Agilex™ 5 FPGAs und SoCs Allzweck-I/O-Benutzerhandbuch
- Agilex™ 5 Konfiguration Benutzerhandbuch
- Agilex™ 3 FPGAs und SoCs Allzweck-I/O-Benutzerhandbuch
Stratix® 10 Geräte
Arria® 10 Geräte
- AN 735: FPGA Low Latency Ethernet 10G MAC IP Core Migrationsrichtlinien
- AN 795: Implementierung von Richtlinien für ein 10G-Ethernet-Subsystem mit 10G-MAC-IP-Core mit niedriger Latenz in Arria® 10-Geräten
- AN 808: Richtlinien für die Migration von Arria® 10 auf Stratix® 10 für 10G-Ethernet-Subsysteme
Welchen Ethernet-IP-Core soll ich verwenden?
FPGA IP für Ethernet
Das FPGA IP for Ethernet Portfolio umfasst verschiedene IP-Typen zur Unterstützung von Datenraten von 10 Mbit/s bis 100 Gbit/s. Ethernet-IP-Lösungen umfassen den Media Access Controller und den PHY IP Core, der sowohl den Physical Medium Attachment (PMA) als auch den Physical Coding Sublayer (PCS) umfasst. Weitere Informationen finden Sie in den folgenden Benutzerhandbüchern:
Agilex™ Geräte
- E-Tile Hard IP for Ethernet FPGA IP – Benutzerhandbuch
- E-Tile Transceiver PHY Benutzerhandbuch
- E-Tile Kanalplatzierungstool
- Agilex™ 7 Gerät Datenblatt
- Agilex™ 5 Gerät Datenblatt
- Agilex™ 3 Gerät Datenblatt
Stratix® 10 Geräte
- FPGA Triple Speed Ethernet IP Core – Benutzerhandbuch
- FPGA Low Latency Ethernet 10G MAC IP Core Benutzerhandbuch
- Stratix® 10 1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core Benutzerhandbuch
- Stratix® 10 10GBASE-KR PHY IP Core Benutzerhandbuch
- Stratix® 10 Low Latency 40-Gbps Ethernet IP Kern Benutzerhandbuch
- Stratix® 10 Low Latency 100-Gbit/s Ethernet IP Kern Benutzerhandbuch
- Stratix® 10 E-Tile Hard IP for Ethernet FPGA IP Benutzerhandbuch
- Stratix® 10 E-Tile Transceiver PHY Benutzerhandbuch
- Stratix® 10 H-Tile Hard IP for Ethernet FPGA IP Benutzerhandbuch
- Stratix® 10 L- und H-Tile Transceiver PHY Benutzerhandbuch
- Datenblatt für Stratix® 10 Gerät
- E-Tile Kanalplatzierungstool
Arria® 10 Geräte
- FPGA Triple Speed Ethernet IP Core – Benutzerhandbuch
- FPGA Low Latency Ethernet 10G MAC IP Core Benutzerhandbuch
- 25 Gbps Ethernet IP Core Benutzerhandbuch
- 50 Gbps Ethernet IP Core Benutzerhandbuch
- 40 Gbit/s Ethernet IP Kern Anleitung mit niedriger Latenz
- Low Latency 100 Gbps Ethernet IP Core Benutzerhandbuch
- 40- und 100-Gbit/s-Ethernet-MAC und PHY MegaCore-Funktion Anleitung mit geringer Latenz
Cyclone® 10 Geräte
3. Board-Design und Energiemanagement
Richtlinien für Pin-Verbindungen
Agilex™ Geräte
- Pin-Anschlussrichtlinien für die Agilex™ 7 Gerätefamilie
- Pin-Anschlussrichtlinien für Agilex™ 5 Gerätefamilien
- Pin-Anschlussplan für Agilex™ 3 Gerätefamilie
Stratix® 10 Geräte
Arria® 10 Geräte
Cyclone® 10 Geräte
Schematische Überprüfung
Agilex™ Geräte
- Agilex 7 Arbeitsblatt zur Überprüfung des Schaltplans von Agilex™ 7
- Agilex 5 Arbeitsblatt zur Überprüfung des Schaltplans für Agilex™ 5 Geräte
Stratix® 10 Geräte
Arria® 10 Geräte
Cyclone® 10 Geräte
Richtlinien für Mainboard-Design
- AN 886: Agilex™ 7 Gerätedesign-Richtlinien
- Agilex™ 7 Energieverwaltung Benutzerhandbuch
- Agilex™ 7 Gerätefamilie Hochgeschwindigkeits-Signalintegritäts-Designrichtlinien für serielle Schnittstellen
- AN 910: Agilex™ 7 Richtlinien für das Design von Stromverteilungsnetzen
- Agilex™ 5 Energieverwaltung Benutzerhandbuch
- Agilex™ 5 FPGAs und SoCs PCB-Designrichtlinien (HSSI, EMIF, MIPI, True Differential, PDN)
- Agilex™ 5 Richtlinien für das Design von Stromverteilungsnetzen
- Agilex™ 3 FPGAs- und SoC-Gerätedesignrichtlinien
- Board-Layout-Test
- AN 766: Stratix® 10 Geräte, Design-Richtlinie für das Hochgeschwindigkeits-Signalschnittstellenlayout
- AN 875: Designrichtlinien für Stratix® 10 E-Tile-Leiterplatten
- AN 114: Richtlinien für das Board-Design von programmierbaren Gerätepaketen
- AN 613: PCB Stackup Design-Überlegungen für FPGAs
Richtlinien für die thermische Leistung
Richtlinien für die Leistungssequenzierung
4. Designbeispiele und Referenzdesigns
Agilex™ 7 Geräte
- E-Tile Hard IP für Ethernet Agilex™ Geräte
- Triple-Speed Ethernet IP
- F-Tile Triple-Speed Ethernet FPGA IP Designbeispiel Benutzerhandbuch
- 10G Ethernet IP
- 25G Ethernet IP
- F-Tile Ethernet Hard IP
Stratix® 10 Geräte
- Triple-Speed-Ethernet
- 1G/2,5G Ethernet
- 10G-Ethernet
- 40G-Ethernet
- FPGA H-Tile Hard IP für Ethernet
- 100G Ethernet
- E-Tile Hard IP für Ethernet Stratix® 10
Arria® 10 Geräte
- Triple-Speed-Ethernet
- 10G-Ethernet
- AN 699: Verwenden des FPGA Ethernet Design Toolkit
- AN794: Arria® 10 Low Latency Ethernet 10G MAC und XAUI PHY Referenzdesign
- AN 701: Skalierbares Ethernet 10G MAC mit niedriger Latenz unter Verwendung von Arria® 10 1G/10G PHY
- AN 838: Interoperabilität zwischen Arria® 10 NBASE-T-Ethernet-Lösung mit Aquantia Ethernet PHY Referenzdesign
- Arria® 10 SoC Skalierbares Multi-Speed 10M-10G Ethernet Designbeispiel
- Arria® 10 skalierbarer 10G Ethernet MAC + Native PHY mit IEEE 1588v2 Designbeispiel
5. Debuggen
Werkzeuge
Stratix® 10 Gerät Ethernet Link Inspector
Ethernet Link Inspector besteht aus zwei Unter-Tools:
- Link-Monitor – Ermöglicht die kontinuierliche Überwachung des Zustands der Ethernet-Verbindung(en) zwischen Stratix® 10-Gerät und dem Verbindungspartner. Einige der wichtigsten Funktionen, die Sie überwachen können, sind: Zusammenfassung des Verbindungsstatus (CDR-Sperre, RX-Wiederherstellungsfrequenz, Spurausrichtungssperre usw.). MAC-Paketstatistiken, FEC-Statistiken usw.
- Link-Analyse - Ermöglicht Ihnen Transparenz in der Link-Aufrufsequenz (wie Auto-Negotiation, Link Training usw.) oder jedem anderen Ereignis, das in der Signal Tap Logic Analyzer-Datei aufgezeichnet wird. Konfigurieren und erfassen Sie die Signal Tap Logic Analyzer-Datei für ein bestimmtes Ereignis und verwenden Sie dann die Link-Analyse, um das erfasste Ereignis zu importieren und das Verhalten von Stratix® 10 während dieser Ereignisdauer zu untersuchen.
Um auf Ethernet Link Inspector für eine bestimmte Quartus-Softwareversion® zuzugreifen, beziehen Sie sich bitte auf die folgende Tabelle.
- Informationen zum Modell der IP- und Geräteunterstützung finden Sie im Abschnitt "1.2 Unterstützte IP-Kerne und -Geräte" im entsprechenden Ethernet Link Inspector-Benutzerhandbuch.
Tool-Dateien |
Quartus-Softwareversion |
Benutzerhandbuch |
---|---|---|
Quartus-Software® 19.1 und höher (L, H und E-Tiles) |
Ethernet Link Inspector Benutzerhandbuch für Stratix® 10 Geräte |
|
Quartus-Software® 18.0 bis 18.1.2 (L-, H- und E-Tiles) |
Ethernet Link Inspector Benutzerhandbuch Archiv für Ethernet Link Inspector Packages v4.1 und v1.1 | |
Quartus-Software® 17.1 und früher (L- und H-Tiles) |
Ethernet Link Inspector Benutzerhandbuch Archiv für Ethernet Link Inspector Packages v4.1 und v1.1 |
Intellectual Property (IP) Core – Versionshinweise
Agilex™ Geräte
Stratix® 10 Geräte
- Versionshinweise für FPGA Triple Speed Ethernet IP Core
- FPGA Low Latency Ethernet 10G MAC IP Core Versionshinweise
- Stratix® 10 10GBASE-KR PHY Versionshinweise
- Stratix® 10 H-Tile Hard IP for Ethernet IP Core – Versionshinweise
- Versionshinweise für Stratix® 10 Ethernet IP Core mit niedriger Latenz und 40 Gbit/s
- Stratix® 10 Low Latency 100-Gbps Ethernet IP Core – Versionshinweise
- Versionshinweise für Stratix® 10 E-Tile Hard IP for Ethernet FPGA IP
Arria® 10 Geräte
- Versionshinweise für FPGA Triple Speed Ethernet IP Core
- FPGA Low Latency Ethernet 10G MAC IP Core Versionshinweise
- 1G/10G und Backplane Ethernet 10GBASE-KR PHY Versionshinweise
- 1G/2.5G/5G/10G Multi-Rate Ethernet PHY IP Core Versionshinweise
- Versionshinweise für 25G Ethernet IP Core
- Versionshinweise für 40 Gbit/s Ethernet IP Core mit geringer Latenz
- Versionshinweise für 100-Gbit/s-Ethernet-IP-Kern mit geringer Latenz
Cyclone® 10 Geräte
- Versionshinweise für FPGA Triple Speed Ethernet IP Core
- FPGA Low Latency Ethernet 10G MAC IP Core Versionshinweise
Leitfäden zur Fehlerbaumanalyse
Wissensdatenbank-Lösungen
Agilex™ Geräte
Stratix® 10 Geräte
- Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Triple Speed Ethernet)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Low Latency Ethernet 10G MAC)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP nach 1G/2.5G/5G/10G Ethernet Multi-Rate PHY)
- Durchsuchen der Wissensdatenbank (FPGA IP für 25G Ethernet)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP für 40-Gbit/s-Ethernet mit niedriger Latenz)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP für Low Latency 100 Gbps Ethernet)
Arria® 10 Geräte
- Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Triple-Speed Ethernet)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Low Latency Ethernet 10G MAC)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP für 1G/10G und Backplane Ethernet 10GBASE-KR PHY)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP nach 1G/2.5G/5G/10G Ethernet Multi-Rate PHY)
- Durchsuchen der Wissensdatenbank (FPGA IP für 25G Ethernet)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP für 40-Gbit/s-Ethernet mit niedriger Latenz)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP für Low Latency 100 Gbps Ethernet)
Cyclone® 10 Geräte
- Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Triple Speed Ethernet)
- Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Low Latency Ethernet 10G MAC)
FPGA technische Schulung
6. Schulungen und Videos
FPGA Kurzvideos
Thema |
Beschreibung |
---|---|
Funktionsweise FPGA 1588-Systemlösung in verschiedenen Taktmodi |
Erfahren Sie mehr über das neue 1588 Referenzdesign auf Systemebene, das sowohl den FPGA IP für 10G Ethernet MAC mit 10G BaseR PHY als auch Software verwendet, die den PTP-Stack LinuxPTPv1.5, einen Preloader, einen 10-Gbit/s Ethernet MAC-Treiber und einen PTP-Treiber umfasst. |
Debug-Techniken für ein FPGA Nios® II Ethernet-Design – Teil 1 |
Erfahren Sie mehr über Debugging-Techniken für Ethernet- oder Nios II Prozessordesigns. |
Debug-Techniken für ein FPGA Nios II Ethernet-Design – Teil 2 |
Erfahren Sie mehr über Debugging-Techniken für Ethernet- oder Nios II Prozessordesigns. |
Debuggen FPGA Problems mit der automatischen Aushandlung von Triple Speed Ethernet |
Erfahren Sie, wie Sie die automatische Aushandlung zur Synchronisierung von Ethernet-Peripheriegeräten verwenden. |
So debuggen Sie das Problem mit der automatischen TSE-Aushandlung |
Erfahren Sie, wie Sie Probleme mit der Synchronisierung von Ethernet-Verbindungen mit dreifacher Geschwindigkeit beheben können. |
Migrieren von FPGA Triple Speed Ethernet auf Arria® 10 Geräte in der Quartus-Software® |
Erfahren Sie, wie Sie IP-Cores auf die Produktfamilie der Arria® 10 FPGA migrieren, am Beispiel von FPGA IP für Triple-Speed Ethernet. |
Migration von der alten 10G Ethernet MAC IP zur neuen 10G Ethernet MAC IP mit niedriger Latenz |
Erfahren Sie mehr über den FPGA IP für 10G Ethernet MAC mit niedriger Latenz und wie Sie vom Legacy-FPGA IP für 10G Ethernet MAC migrieren. |
Erfahren Sie, wie Sie die Ethernet-Funktionen unter der UEFI-Shell nach dem Start in die DXE-Phase verwenden. |
|
Skalierbare 10G MAC + 1G/10G PHY mit 1588 Designbeispiel Hardware-Demo |
Sehen Sie sich eine Demonstration zum FPGA IP für 10G Ethernet MAC und zum FPGA IP für 1G/10G PHY mit der IEEE 1588-Funktion an. Erfahren Sie, wie Sie den Design-Hardwaretest durchführen und wie Sie das Hardware-tcl-Skript ändern, um den Zweck des Tests anzugeben. |
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