Ethernet-Supportcenter

Im Ethernet IP Support Center finden Sie Informationen zum Auswählen, Entwerfen und Implementieren von Ethernet-Links für Agilex™ 7-, Agilex™ 5-, Agilex™ 3-, Stratix® 10-, Arria® 10- und Cyclone® 10-Geräte. Es gibt auch Richtlinien zum Starten Ihres Systems und zum Debuggen der Ethernet-Verbindungen. Diese Seite ist in Kategorien unterteilt, die sich von Anfang bis Ende an den Designablauf eines Ethernet-Systems anpassen.

Erhalten Sie zusätzliche Unterstützung für Agilex™ 7 FPGA Interface Protocol Design, Agilex™ 5 FPGA Interface Protocol Design und Agilex™ 3 FPGA Interface Protocol Design . Schritt-für-Schritt-Anleitungen für Standard-Entwicklungsabläufe, die die wichtigsten kritischen Ressourcen und Dokumentationen anzeigen.

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Erste Schritte

Agilex™ 7 Gerätefamilie Hochgeschwindigkeits-Signalintegritäts-Designrichtlinien für serielle Schnittstellen

Agilex 7 Arbeitsblatt zur Überprüfung des Schaltplans von Agilex™ 7

Agilex™ 5 FPGAs und SoCs PCB-Designrichtlinien (HSSI, EMIF, MIPI, True Differential, PDN)

Agilex 5 Arbeitsblatt zur Überprüfung des Schaltplans für Agilex™ 5 Geräte

PCB-Layout, Routing und Designrichtlinien für Stromverteilungsnetzwerke: Agilex™ 3 FPGAs und SoCs

1. Geräte- und IP-Auswahl

Welche FPGA Familie soll ich verwenden?

Siehe Tabelle 1, um zu verstehen, wie Ethernet Intellectual Property (IP) Core Support für Agilex™, Stratix® 10, Arria® 10 und Cyclone® 10 Geräte sind. Vergleichen Sie die vier Geräte, um das richtige Gerät für die Implementierung Ihres Ethernet-Subsystems auszuwählen.

Bitte lesen Sie die jeweiligen Benutzerhandbücher, um zu verstehen und herauszufinden, ob sich die verschiedenen in der obigen Tabelle aufgeführten Funktionen gegenseitig ausschließen. Beispiel: FPGA IP für Low Latency 100 Gbps Ethernet (für Arria® 10 Geräte) erlaubt es Ihnen nicht, RS-FEC und 1588 PTP gleichzeitig zu aktivieren.

2. Designablauf und IP-Integration

Wo finde ich Informationen zur IP-Integration?

Weitere Informationen finden Sie im Abschnitt "Erste Schritte" des von Ihnen gewählten IP Core-Benutzerhandbuchs. Weitere Informationen finden Sie auch in den folgenden Dokumenten:

Agilex™ Geräte

• Agilex™ 7 F-Serie und I-Serie – Allzweck-I/O-Benutzerhandbuch
• Agilex™ 7 Konfiguration Benutzerhandbuch
• Agilex™ 5 FPGAs und SoCs Allzweck-I/O-Benutzerhandbuch
• Agilex™ 5 Konfiguration Benutzerhandbuch
• Agilex™ 3 FPGAs und SoCs Allzweck-I/O-Benutzerhandbuch

Stratix® 10 Geräte

• AN 778: Verwendung mit Stratix® 10 Transceivern

Arria® 10 Geräte

• AN 735: FPGA Low Latency Ethernet 10G MAC IP Core Migrationsrichtlinien
• AN 795: Implementierung von Richtlinien für ein 10G-Ethernet-Subsystem mit 10G-MAC-IP-Core mit niedriger Latenz in Arria® 10-Geräten
• AN 808: Richtlinien für die Migration von Arria® 10 auf Stratix® 10 für 10G-Ethernet-Subsysteme

Welchen Ethernet-IP-Core soll ich verwenden?

FPGA IP für Ethernet

Das FPGA IP for Ethernet Portfolio umfasst verschiedene IP-Typen zur Unterstützung von Datenraten von 10 Mbit/s bis 100 Gbit/s. Ethernet-IP-Lösungen umfassen den Media Access Controller und den PHY IP Core, der sowohl den Physical Medium Attachment (PMA) als auch den Physical Coding Sublayer (PCS) umfasst. Weitere Informationen finden Sie in den folgenden Benutzerhandbüchern:

Agilex™ Geräte

• E-Tile Hard IP for Ethernet FPGA IP – Benutzerhandbuch
• E-Tile Transceiver PHY Benutzerhandbuch
• E-Tile Kanalplatzierungstool
• Agilex™ 7 Gerät Datenblatt
• Agilex™ 5 Gerät Datenblatt
• Agilex™ 3 Gerät Datenblatt

Stratix® 10 Geräte

• FPGA Triple Speed Ethernet IP Core – Benutzerhandbuch
• FPGA Low Latency Ethernet 10G MAC IP Core Benutzerhandbuch
• Stratix® 10 1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core Benutzerhandbuch
• Stratix® 10 10GBASE-KR PHY IP Core Benutzerhandbuch
• Stratix® 10 Low Latency 40-Gbps Ethernet IP Kern Benutzerhandbuch
• Stratix® 10 Low Latency 100-Gbit/s Ethernet IP Kern Benutzerhandbuch
• Stratix® 10 E-Tile Hard IP for Ethernet FPGA IP Benutzerhandbuch
• Stratix® 10 E-Tile Transceiver PHY Benutzerhandbuch
• Stratix® 10 H-Tile Hard IP for Ethernet FPGA IP Benutzerhandbuch
• Stratix® 10 L- und H-Tile Transceiver PHY Benutzerhandbuch
• Datenblatt für Stratix® 10 Gerät
• E-Tile Kanalplatzierungstool

Arria® 10 Geräte

• FPGA Triple Speed Ethernet IP Core – Benutzerhandbuch
• FPGA Low Latency Ethernet 10G MAC IP Core Benutzerhandbuch
• 25 Gbps Ethernet IP Core Benutzerhandbuch
• 50 Gbps Ethernet IP Core Benutzerhandbuch
• 40 Gbit/s Ethernet IP Kern Anleitung mit niedriger Latenz
• Low Latency 100 Gbps Ethernet IP Core Benutzerhandbuch
• 40- und 100-Gbit/s-Ethernet-MAC und PHY MegaCore-Funktion Anleitung mit geringer Latenz

Cyclone® 10 Geräte

• FPGA Triple Speed Ethernet IP Core – Benutzerhandbuch
• FPGA Low Latency Ethernet 10G MAC IP Core Benutzerhandbuch

3. Board-Design und Energiemanagement

Richtlinien für Pin-Verbindungen

Agilex™ Geräte

• Pin-Anschlussrichtlinien für die Agilex™ 7 Gerätefamilie
• Pin-Anschlussrichtlinien für Agilex™ 5 Gerätefamilien
• Pin-Anschlussplan für Agilex™ 3 Gerätefamilie

Stratix® 10 Geräte

• Stratix® 10 GX, MX, TX, DX und SX Richtlinien für den Pin-Anschluss der Gerätefamilie

Arria® 10 Geräte

• Pin-Anschlussrichtlinien für Arria® 10 GX, GT und SX Gerätefamilie

Cyclone® 10 Geräte

• Pin-Anschlussrichtlinien für die Cyclone® 10 GX Gerätefamilie

Schematische Überprüfung

Agilex™ Geräte

• Agilex 7 Arbeitsblatt zur Überprüfung des Schaltplans von Agilex™ 7
• Agilex 5 Arbeitsblatt zur Überprüfung des Schaltplans für Agilex™ 5 Geräte

Stratix® 10 Geräte

• Stratix® 10 GX, MX, TX und SX Arbeitsblatt zur Überprüfung des Schaltplans

Arria® 10 Geräte

• Arria® 10 GX, GT und SX Arbeitsblatt zur Überprüfung des Schaltplans

Cyclone® 10 Geräte

• Cyclone® 10 GX Arbeitsblatt zur Überprüfung des Schaltplans

Richtlinien für Mainboard-Design

• AN 886: Agilex™ 7 Gerätedesign-Richtlinien
• Agilex™ 7 Energieverwaltung Benutzerhandbuch
• Agilex™ 7 Gerätefamilie Hochgeschwindigkeits-Signalintegritäts-Designrichtlinien für serielle Schnittstellen
• AN 910: Agilex™ 7 Richtlinien für das Design von Stromverteilungsnetzen
• Agilex™ 5 Energieverwaltung Benutzerhandbuch
• Agilex™ 5 FPGAs und SoCs PCB-Designrichtlinien (HSSI, EMIF, MIPI, True Differential, PDN)
• Agilex™ 5 Richtlinien für das Design von Stromverteilungsnetzen
• Agilex™ 3 FPGAs- und SoC-Gerätedesignrichtlinien
• Board-Layout-Test
• AN 766: Stratix® 10 Geräte, Design-Richtlinie für das Hochgeschwindigkeits-Signalschnittstellenlayout
• AN 875: Designrichtlinien für Stratix® 10 E-Tile-Leiterplatten
• AN 114: Richtlinien für das Board-Design von programmierbaren Gerätepaketen
• AN 613: PCB Stackup Design-Überlegungen für FPGAs

Frühe Leistungsabschätzung

• Early Power Estimator (EPE) und Power Analyzer
• AN 750: Verwendung des FPGA PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes
• Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch

Richtlinien für die thermische Leistung

• AN 787: Stratix® 10 Wärmemodellierung und -management

Richtlinien für die Leistungssequenzierung

• AN 692: Überlegungen zur Leistungssequenzierung für Agilex™ 7, Stratix® 10, Arria® 10 und Cyclone® 10 GX-Geräte

4. Designbeispiele und Referenzdesigns

Agilex™ 7 Geräte

• E-Tile Hard IP für Ethernet Agilex™ Geräte
  • FPGA IP Designbeispiel Benutzerhandbuch
• Triple-Speed Ethernet IP
• F-Tile Triple-Speed Ethernet FPGA IP Designbeispiel Benutzerhandbuch
• 10G Ethernet IP
  • F-Tile Low Latency Ethernet 10G MAC FPGA IP Designbeispiel Benutzerhandbuch
• 25G Ethernet IP
  • F-Tile 25G Ethernet FPGA IP Designbeispiel Benutzerhandbuch
• F-Tile Ethernet Hard IP
  • F-Tile Ethernet FPGA Hard IP Designbeispiel Benutzerhandbuch
  • F-Tile Dynamische Rekonfiguration Designbeispiel Benutzerhandbuch

Stratix® 10 Geräte

• Triple-Speed-Ethernet
  • AN830: FPGA Triple Speed Ethernet und On-Board PHY Chip Referenzdesign
• 1G/2,5G Ethernet
  • 1G/2.5G Ethernet Designbeispiel für Stratix® 10
• 10G-Ethernet
  • FPGA IP für Low Latency Ethernet 10G MAC Designbeispiel Benutzerhandbuch
• 40G-Ethernet
  • FPGA IP für Ethernet mit geringer Latenz 40-Gbit/s Designbeispiel Benutzerhandbuch
• FPGA H-Tile Hard IP für Ethernet
  • Designbeispiel Benutzerhandbuch
• 100G Ethernet
  • FPGA IP für Ethernet mit geringer Latenz 100-Gbit/s Designbeispiel Benutzerhandbuch
• E-Tile Hard IP für Ethernet Stratix® 10
  • FPGA IP Designbeispiel Benutzerhandbuch

Arria® 10 Geräte

• Triple-Speed-Ethernet
  • AN647: Single-Port Triple Speed Ethernet und On-Board PHY Chip Referenzdesign
  • AN-744: Skalierbares Triple Speed Ethernet Referenzdesign für Arria® 10 Geräte
  • Arria® 10 Triple Speed Ethernet und natives PHY Designbeispiel
  • Arria® 10 Triple Speed Ethernet mit IEEE 1588v2 und nativem PHY Designbeispiel
• 10G-Ethernet
  • AN 699: Verwenden des FPGA Ethernet Design Toolkit
  • AN794: Arria® 10 Low Latency Ethernet 10G MAC und XAUI PHY Referenzdesign
  • AN 701: Skalierbares Ethernet 10G MAC mit niedriger Latenz unter Verwendung von Arria® 10 1G/10G PHY
  • AN 838: Interoperabilität zwischen Arria® 10 NBASE-T-Ethernet-Lösung mit Aquantia Ethernet PHY Referenzdesign
  • Arria® 10 SoC Skalierbares Multi-Speed 10M-10G Ethernet Designbeispiel
  • Arria® 10 skalierbarer 10G Ethernet MAC + Native PHY mit IEEE 1588v2 Designbeispiel

5. Debuggen

Werkzeuge

Stratix® 10 Gerät Ethernet Link Inspector

Ethernet Link Inspector besteht aus zwei Unter-Tools:

1. Link-Monitor – Ermöglicht die kontinuierliche Überwachung des Zustands der Ethernet-Verbindung(en) zwischen Stratix® 10-Gerät und dem Verbindungspartner. Einige der wichtigsten Funktionen, die Sie überwachen können, sind: Zusammenfassung des Verbindungsstatus (CDR-Sperre, RX-Wiederherstellungsfrequenz, Spurausrichtungssperre usw.). MAC-Paketstatistiken, FEC-Statistiken usw.
2. Link-Analyse - Ermöglicht Ihnen Transparenz in der Link-Aufrufsequenz (wie Auto-Negotiation, Link Training usw.) oder jedem anderen Ereignis, das in der Signal Tap Logic Analyzer-Datei aufgezeichnet wird. Konfigurieren und erfassen Sie die Signal Tap Logic Analyzer-Datei für ein bestimmtes Ereignis und verwenden Sie dann die Link-Analyse, um das erfasste Ereignis zu importieren und das Verhalten von Stratix® 10 während dieser Ereignisdauer zu untersuchen.
   

Um auf Ethernet Link Inspector für eine bestimmte Quartus-Softwareversion® zuzugreifen, beziehen Sie sich bitte auf die folgende Tabelle.

• Informationen zum Modell der IP- und Geräteunterstützung finden Sie im Abschnitt "1.2 Unterstützte IP-Kerne und -Geräte" im entsprechenden Ethernet Link Inspector-Benutzerhandbuch.

Intellectual Property (IP) Core – Versionshinweise

Agilex™ Geräte

• Versionshinweise für E-Tile Hard IP for Ethernet

Stratix® 10 Geräte

• Versionshinweise für FPGA Triple Speed Ethernet IP Core
• FPGA Low Latency Ethernet 10G MAC IP Core Versionshinweise
• Stratix® 10 10GBASE-KR PHY Versionshinweise
• Stratix® 10 H-Tile Hard IP for Ethernet IP Core – Versionshinweise
• Versionshinweise für Stratix® 10 Ethernet IP Core mit niedriger Latenz und 40 Gbit/s
• Stratix® 10 Low Latency 100-Gbps Ethernet IP Core – Versionshinweise
• Versionshinweise für Stratix® 10 E-Tile Hard IP for Ethernet FPGA IP

Arria® 10 Geräte

• Versionshinweise für FPGA Triple Speed Ethernet IP Core
• FPGA Low Latency Ethernet 10G MAC IP Core Versionshinweise
• 1G/10G und Backplane Ethernet 10GBASE-KR PHY Versionshinweise
• 1G/2.5G/5G/10G Multi-Rate Ethernet PHY IP Core Versionshinweise
• Versionshinweise für 25G Ethernet IP Core
• Versionshinweise für 40 Gbit/s Ethernet IP Core mit geringer Latenz
• Versionshinweise für 100-Gbit/s-Ethernet-IP-Kern mit geringer Latenz

Cyclone® 10 Geräte

• Versionshinweise für FPGA Triple Speed Ethernet IP Core
• FPGA Low Latency Ethernet 10G MAC IP Core Versionshinweise

Leitfäden zur Fehlerbaumanalyse

• Leitfaden zur Fehlerbaumanalyse für das Problem der 10G-MAC-Datenbeschädigung mit niedriger Latenz

Wissensdatenbank-Lösungen

Agilex™ Geräte

• Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Agilex™ FPGAs und SoC FPGAs)

Stratix® 10 Geräte

• Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Triple Speed Ethernet)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Low Latency Ethernet 10G MAC)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP nach 1G/2.5G/5G/10G Ethernet Multi-Rate PHY)
• Durchsuchen der Wissensdatenbank (FPGA IP für 25G Ethernet)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP für 40-Gbit/s-Ethernet mit niedriger Latenz)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP für Low Latency 100 Gbps Ethernet)

Arria® 10 Geräte

• Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Triple-Speed Ethernet)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Low Latency Ethernet 10G MAC)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP für 1G/10G und Backplane Ethernet 10GBASE-KR PHY)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP nach 1G/2.5G/5G/10G Ethernet Multi-Rate PHY)
• Durchsuchen der Wissensdatenbank (FPGA IP für 25G Ethernet)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP für 40-Gbit/s-Ethernet mit niedriger Latenz)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP für Low Latency 100 Gbps Ethernet)

Cyclone® 10 Geräte

• Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Triple Speed Ethernet)
• Durchsuchen Sie die Wissensdatenbank (FPGA IP nach Low Latency Ethernet 10G MAC)

FPGA technische Schulung

• Technische Schulungen – Katalog

6. Schulungen und Videos