Ethernet-Support-Center

Willkommen im Ethernet IP Support Center!

Hier finden Sie Informationen zur Auswahl, Entwicklung und Implementierung von Ethernet-Links. Es gibt auch Richtlinien, wie Sie Ihr System aktivieren und die Ethernet-Links debuggen können. Diese Seite ist in Kategorien aufgeteilt, die sich vom Anfang bis zum Ende an einem Ethernet-Systemdesign-Fluss ausrichten.

Genießen Sie Ihre Reise!

Auf den nachstehenden Seiten finden Sie Support-Ressourcen für Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 und Intel® Cyclone® 10 Geräte. Suchen Sie nach anderen Geräten über die folgenden Links: Dokumentationsarchiv, Schulungskurse, Videos und Webcasts, Designbeispiele und Wissensdatenbank.

Erste Schritte

1. Geräte- und IP-Auswahl

Welche Intel® FPGA Sollte ich verwenden?

In Tabelle 1 erfahren Sie mehr über die Unterstützung des geistigen Eigentums (IP) des Ethernet-Kerns für Intel Agilex, Intel Stratix 10, Intel Arria 10 und Intel Cyclone 10 Geräte. Vergleichen Sie zwischen den vier Geräten, um das richtige Gerät für Ihre Ethernet-Subsystem-Implementierung zu wählen.

Tabelle 1: Support für Geräte und IP-Cores

Gerätereihe

Kacheltyp (nur Intel® Agilex™ Gerät)

IP-Core

Elektrische Schnittstelle

Forward Error Correction

1588 Precision Time Protocol

Automatische Absprache/Link-Schulung

Intel® Agilex

E-Tile

Benutzerhandbuch für E-Tile Hard IP for Ethernet Intel FPGA IP (HTML- | PDF)

Benutzerhandbuch für E-Tile Hard IP für Ethernet Intel Agilex FPGA IP Design

(HTML- | PDF)

100GBASE-KR4 100GBASE-CR4

CAUI-4 CAUI-2

25GBASE-KR 25GBASE-CR

25GBASE-R AUI

Link zum 25GBASE-R-Konsortium

10GBASE-KR 10GBASE-CR

Reed Solomon (528, 514)

Reed Solomon (544, 514)

F-Kachel

Kommende öffentliche Version von F-Tile

TBD

TBD

TBD

TBD

Gerätereihe

Kacheltyp (nur Intel® Stratix® 10 Geräte)

IP-Core

Elektrische Schnittstelle

Forward Error Correction

1588 Precision Time Protocol

Automatische Absprache/Link-Schulung

Intel® Stratix® 10 GX/SX/MX/TX/DX

L-Tile und H-Tile

Ethernet-Intel® FPGA IP mit dreifacher Geschwindigkeit
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X

L-Tile und H-TIle

Ethernet-Intel FPGA IP (10 G MAC) mit geringer Latenz
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)
Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T

Firecode FEC

L-Tile und H-Tile

10GBASE-R-Intel FPGA IP
Benutzerhandbuch für IP-Core für L- und H-Kacheln (HTML- | anzeigen PDF)

L-Tile und H-Tile

10GBASE-KR PHY-Intel FPGA IP
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

L-Tile und H-Tile

1G/2,5G/5G/10G Multiraten-Ethernet-PHY-Intel FPGA IP
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

L-Tile und H-Tile

Ethernet-Intel FPGA IP mit 40-Gbit/s geringer Latenz
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)
Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

40G-BASE-R4

Firecode FEC

H-Kachel

Intel® FPGA H-Tile Hard IP für Ethernet

Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)
Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

50G-BASE-R2

100G-BASE-R4

L-Tile und H-Tile

25G-Ethernet-Intel Stratix 10-FPGA-IP

Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)
Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

25GBASE-SR

10GBASE-R

Reed Solomon (528, 514)

L-Tile und H-Tile

Ethernet-Intel FPGA IP mit 100-Gbit/s geringer Latenz
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)
Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

100G-BASE-R4

Reed Solomon (528, 514)

E-Tile

Benutzerhandbuch für E-Tile Hard IP for Ethernet Intel FPGA IP (HTML- | PDF)

Benutzerhandbuch zum Beispiel für E-Tile Hard IP for Ethernet Intel Stratix 10 FPGA IP Design

(HTML- | PDF)

100GBASE-KR4 100GBASE-CR4

CAUI-4 CAUI-2

25GBASE-KR 25GBASE-CR

25GBASE-R AUI

Link zum 25GBASE-R-Konsortium

10GBASE-KR 10GBASE-CR

Reed Solomon (528, 514)

Reed Solomon (544, 514)

Gerätereihe

IP-Core

Elektrische Schnittstelle

Forward Error Correction

1588 Precision Time Protocol

Automatische Absprache/Link-Schulung

Intel® Arria® 10 GX/GT/SX

Ethernet-Intel FPGA IP mit drei Geschwindigkeiten
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X

Ethernet-Intel FPGA IP (10 G MAC) mit geringer Latenz
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)
Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T

Firecode FEC

10GBASE-R-Intel FPGA IP
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

XAUI-PHY-Intel FPGA IP
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

1G/10GbE und 10GBASE-KR PHY-Intel FPGA IP
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

1G/2,5G/5G/10G Multiraten-Ethernet-PHY-Intel FPGA IP
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

Ethernet-Intel FPGA IP mit 40 Gbit/s geringer Latenz

Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

40G-BASE-R4

Firecode FEC

Ethernet-Intel FPGA IP mit 100 Gbit/s geringer Latenz
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)
Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

100G-BASE-R10 100G-BASE-R4

Reed Solomon (528, 514)

25-Gbit/s-Ethernet-Intel FPGA IP
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)
Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

25G-BASE-R1

Reed Solomon (528, 514)

50-Gbit/s-Ethernet-Intel FPGA IP
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)
Benutzerhandbuch zum Designbeispiel anzeigen (HTML- | PDF)

50G-BASE-R2

Gerätereihe

IP-Core

Elektrische Schnittstelle

Forward Error Correction

1588 Precision Time Protocol

Automatische Absprache/Link-Schulung

Intel® Cyclone® 10 LP/GX

Ethernet-Intel FPGA IP mit drei Geschwindigkeiten
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X

Ethernet-Intel FPGA IP (10 G MAC) mit geringer Latenz

(nur Intel Cyclone® 10 GX)
Benutzerhandbuch für IP Core anzeigen (HTML- | PDF)

10GBASE-R

In den jeweiligen Benutzerhandbüchern erfahren Sie, ob die verschiedenen in der Tabelle aufgeführten Funktionen sich gegenseitig ausschließen. Beispiel: Intel FPGA IP für 100-Gbit/s-Ethernet mit geringer Latenz (für Intel Arria 10 Geräte) ermöglicht es Ihnen nicht, rs-FEC und 1588 PTP gleichzeitig zu aktivieren.

2. Design-Flow und IP-Integration

Wo finde ich Informationen zur IP-Integration?

Weitere Informationen finden Sie im Abschnitt Erste Schritte in Ihrem gewählten Benutzerhandbuch für IP-Kerne. Weitere Informationen finden Sie in den folgenden Dokumenten:

Intel Arria 10 Geräte

  • AN 735: Intel® FPGA Ethernet 10G MAC IP Core Migration Guidelines (HTML- | PDF)
  • AN 795: Implementierung von Richtlinien für das 10G-Ethernet-Subsystem unter Verwendung von 10G MAC IP-Core mit geringer Latenz in Arria® 10 Geräten (HTML- | PDF)
  • AN 808: Migration von Richtlinien von Intel Arria® 10 auf Intel Stratix® 10 für das 10G-Ethernet-Subsystem (HTML- | PDF)

Intel Stratix 10 Geräte

  • AN 778: Intel Stratix 10 Transceiver-Nutzung (HTML- | PDF)

geräte Intel Agilex

  • Intel Agilex Benutzerhandbuch für Allzweck-I/O- und LVDS-SERDES (HTML- | PDF)
  • Benutzerhandbuch für die Intel Agilex-Konfiguration (HTML- | PDF)

Welchen Ethernet-IP-Kern sollte ich verwenden?

Intel® FPGA IP für Ethernet

Das Intel FPGA IP für Ethernet umfasst verschiedene IP-Typen zur Unterstützung von Datenraten von 10 Mbit/s bis 100 Gbit/s. Ethernet-IP-Lösungen umfassen sowohl den Media Access Controller und den PHY IP-Kern, der sowohl die physische Medium Attachment (PMA) als auch die Physical Coding Sublayer (PCS) umfasst. Weitere Informationen finden Sie in den folgenden Benutzerhandbüchern:

geräte Intel Agilex

  • Intel® E-Tile Hard IP für Ethernet Intel FPGA IP Benutzerhandbuch (HTML- | PDF)
  • PHY-Benutzerhandbuch für Intel E-Tile Transceiver (HTML- | PDF)
  • Intel E-Tile Channel Placement Tool DOWNLOAD
  • Intel Agilex-Gerätedatenblatt (HTML- | PDF)

Intel Stratix 10 Geräte

  • Benutzerhandbuch für Intel FPGA-Ethernet-IP-Core-Dreifachgeschwindigkeit (HTML- | PDF)
  • Benutzerhandbuch für Intel FPGA Ethernet 10G MAC IP Core (HTML- | PDF)
  • Intel Stratix 10 1G/2,5G/5G/10G Multi-Rate Ethernet PHY IP Core Benutzerhandbuch (HTML -| PDF)
  • 10 10GBASE-KR PHY IP Core Benutzerhandbuch Intel Stratix (HTML- | PDF)
  • Intel Stratix 40-Gbit/s Ethernet-IP-Core-Benutzerhandbuch mit 10 geringer Latenz (HTML- | PDF)
  • Intel Stratix 10 100-Gbit/s Ethernet IP Core Benutzerhandbuch (HTML -| PDF)
  • Intel Stratix 10 E-Tile Hard IP for Ethernet Intel FPGA IP Benutzerhandbuch (HTML- | PDF)
  • Benutzerhandbuch Intel Stratix 10 E-Tile Transceiver PHY (HTML- | PDF)
  • Intel Stratix 10 H-Tile Hard IP for Ethernet Intel FPGA IP Benutzerhandbuch (HTML- | PDF)
  • Benutzerhandbuch Intel Stratix 10 L- und H-Tile Transceiver PHY (HTML- | PDF)
  • Intel Stratix-10-Geräte-Datenblatt (HTML- | PDF)
  • Intel E-Tile Channel Placement Tool DOWNLOAD

Intel Arria 10 Geräte

  • Benutzerhandbuch für Intel FPGA-Ethernet-IP-Core-Dreifachgeschwindigkeit (HTML- | PDF)
  • Benutzerhandbuch für Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz (HTML- | PDF)
  • 25-Gbit/s Ethernet IP Core Benutzerhandbuch (HTML- | PDF)
  • 50-Gbit/s Ethernet IP Core Benutzerhandbuch (HTML- | PDF)
  • Benutzerhandbuch für Ethernet-IP-Cores mit 40 Gbit/s geringer Latenz (HTML- | PDF)
  • Benutzerhandbuch für Ethernet-IP-Cores mit 100 Gbit/s geringer Latenz (HTML- | PDF)
  • Benutzerhandbuch für die 40- und 100-Gbit/s Ethernet MAC- und PHY MegaCore-Funktion (HTML- | PDF)

Intel Cyclone 10 Geräte

  • Benutzerhandbuch für Intel FPGA-Ethernet-IP-Core-Dreifachgeschwindigkeit (HTML- | PDF)
  • Benutzerhandbuch für Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz (HTML- | PDF)

3. Mainboarddesign und Energieverwaltung

Richtlinien für die Pin-Verbindung

Intel Cyclone 10 Geräte

  • Intel Cyclone 10-GX-Gerätereihe (HTML- | PDF)

Intel Arria 10 Geräte

  • Intel Arria 10-GX-, GT- und SX-Gerätefamilien-Pin-Verbindungsrichtlinien (HTML- | PDF)

Intel Stratix 10 Geräte

  • Intel Stratix 10-GX-, MX-, TX-, DX- und SX-Gerätefamilien-Pin-Verbindungsrichtlinien (HTML- | PDF)

geräte Intel Agilex

  • Richtlinien für die Pin-Verbindung Intel Agilex Gerätefamilie (HTML- | PDF)

Richtlinien für das Mainboarddesign

  • Mainboard-Layout-Test
  • AN 114: Board-Design-Richtlinien für programmierbare Intel® Gerätepakete (HTML- | PDF)
  • AN 766: Intel Stratix 10 Geräte, Highspeed-Signal-Interface-Layout-Design-Leitfaden (HTML- | PDF)
  • AN 613: Überlegungen zum Pcb-Stackup-Design für Intel FPGAs (HTML- | PDF)
  • AN 875: Intel Stratix 10 E-Tile PCB Design Guidelines (HTML- | PDF)
  • AN 886: Intel Agilex Richtlinien für das Gerätedesign (HTML- | PDF)
  • Benutzerhandbuch für die Energieverwaltung Intel Agilex (HTML- | PDF)
  • Intel Agilex-Gerätereihe – Richtlinien für das Design der seriellen Hochgeschwindigkeitsschnittstellen-Signalintegrität (HTML- | PDF)
  • AN 910: Intel Agilex Richtlinien für das Design von Stromverteilungsnetzen (HTML- | PDF)

Early Power Estimator

Richtlinien für die Wärmeableitung

  • AN 787: Intel Stratix 10 Thermal Modeling and Management (HTML- | PDF)

Energiesequenzierungsrichtlinien

  • AN 692: Erwägungen zur Energiesequenzierung für Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 und Intel® Agilex™ Geräte (HTML- | PDF)

4. Designbeispiele und Referenzdesigns

Designbeispiele und Referenzdesigns

Intel Arria 10 Geräte

Intel Stratix 10 Geräte

  • Ethernet mit drei Geschwindigkeiten
  • AN830: Intel FPGA-Dreifachgeschwindigkeits-Ethernet- und On-Board-PHY-Chip-Referenzdesign (HTML- | PDF)
  • 1G/2,5G Ethernet
  • 1G/2,5G Ethernet-Designbeispiel für Intel Stratix 10
  • 10 G Ethernet
  • Intel FPGA IP für Ethernet-10G-MAC-Designbeispiel mit geringer Latenz – Benutzerhandbuch (HTML- | PDF)
  • 40 G Ethernet
  • Intel FPGA IP für 40-Gbit/s Ethernet-Designbeispiel mit geringer Latenz – Benutzerhandbuch (HTML- | PDF)
  • Intel FPGA H-Tile Hard IP für Ethernet
  • Benutzerhandbuch zum Design-Beispiel (HTML- | PDF)
  • 100 G Ethernet
  • Intel FPGA IP für 100-Gbit/s Ethernet-Designbeispiel-Benutzerhandbuch (HTML- | PDF)
  • E-Tile Hard IP für Ethernet-Intel Stratix 10
  • Benutzerhandbuch für FPGA IP-Design (HTML- | PDF)

geräte Intel Agilex

  • E-Tile Hard IP für Ethernet-Intel Agilex geräte
  • Benutzerhandbuch für FPGA IP-Design (HTML- | PDF)

5. Schulungskurse und Videos

Videos

Titel

Beschreibung

Funktionsweise Intel FPGA 1588-Systemlösung im unterschiedlichen Taktmodus

Erfahren Sie mehr über Intels neues Referenzdesign auf Systemebene 1588, das sowohl die Intel FPGA IP für 10G Ethernet MAC mit 10G BaseR PHY als auch Software verwendet, die den PTP Stack LinuxPTPv1.5, einen Preloader, einen 10 Gbit/s Ethernet MAC-Treiber und einen PTP-Treiber umfasst.

Debug-Techniken für ein Intel FPGA Nios® II-Ethernet-Design – Teil 1

Erfahren Sie mehr über das Debugging von Techniken für Ethernet- oder Nios II Prozessordesigns.

Debug-Techniken für ein Intel FPGA Nios II-Ethernet-Design – Teil 2

Erfahren Sie mehr über das Debugging von Techniken für Ethernet- oder Nios II Prozessordesigns.

Debuggen Intel FPGA Problem der automatischen Dreigeschwindigkeits-Ethernet-Absprache

Erfahren Sie, wie Sie automatische Absprachen für die Synchronisierung von Ethernet-Peripheriegeräten verwenden.

Debuggen eines TSE-Problems bei automatischer Absprache

Erfahren Sie, wie Sie Probleme bei der Ethernet-Link-Synchronisierung mit drei Geschwindigkeiten debuggen.

Migration Intel FPGA-Dreifachgeschwindigkeits-Ethernet auf Arria 10 Geräte in der Quartus® Software

Erfahren Sie, wie Sie IP-Kerne anhand der Intel FPGA IP für Triple-Speed-Ethernet als Beispiel auf die Intel Arria 10 FPGA migrieren.

Migration von legacy 10G Ethernet MAC IP zur neuen 10G Ethernet MAC IP mit niedriger Latenz

Erfahren Sie mehr über die Intel FPGA IP für 10 G Ethernet MAC mit niedriger Latenz und wie Sie von der älteren Intel FPGA IP für 10 G Ethernet MAC migrieren können.

Netzwerkfunktionen unter UEFI Shell

Erfahren Sie, wie Sie die Ethernet-Funktionen nach dem Booten in der DXE-Phase unter der UEFI Shell verwenden.

Skalierbare 10G MAC + 1G/10G PHY mit 1588 Designbeispiel Hardware-Demo

Sehen Sie sich eine Demo zum Intel FPGA IP für 10G Ethernet MAC und dem Intel® FPGA IP für 1G/10G PHY mit der IEEE 1588 Funktion an. Erfahren Sie, wie Sie den Design-Hardwaretest durchführen und wie Sie das Hardware-TCL-Skript ändern, um den Zweck des Tests anzugeben.

Intel 2,5G Ethernet-IP

Video über 2,5 G Ethernet IP Von""-Video abspielen

Weitere Videos

6. Debugging

Werkzeuge

Intel Stratix 10-Geräte-Ethernet-Link-Inspector

Ethernet Link Inspector besteht aus zwei Untertools:

  1. Link Monitor (Link-Monitor ) – Ermöglicht es Ihnen, den Zustand von Ethernet-Verbindungen zwischen Intel Stratix 10 Gerät und dem Verbindungspartner kontinuierlich zu überwachen. Einige der wichtigsten Funktionen, die Sie überwachen können, sind: Link-Statusübersicht (CDR-Sperre, RX-wiederhergestellte Frequenz, Lane Alignment Lock usw.). MAC-Paketstatistiken, FEC-Statistiken usw.
  2. Link Analysis (Link-Analyse) – Ermöglicht Transparenz in die Link-Bring-up-Sequenz (wie automatische Absprache, Link-Training usw.) oder ein anderes Ereignis, das in der Signal Tap Logic Analyzer-Datei erfasst wird. Konfigurieren und erfassen Sie die Datei "Signal Tap Logic Analyzer" für ein bestimmtes Ereignis und verwenden Sie dann Link-Analyse, um das erfasste Ereignis zu importieren und Intel Stratix 10 Verhalten während dieser Ereignisdauer zu untersuchen.

Um auf Ethernet Link Inspector für eine bestimmte Intel® Quartus®-Softwareversion zuzugreifen, lesen Sie bitte die folgende Tabelle.

  • Das Nutzungsmodell der IP- und Geräteunterstützung finden Sie im Abschnitt "1.2 Unterstützte IP-Kerne und Geräte" im entsprechenden Benutzerhandbuch für Ethernet Link Inspector.

Versionshinweise zu den Kernen des geistigen Eigentums (IP)

Intel Cyclone 10 Geräte

  • Versionshinweise für Intel FPGA Dreifach-Speed-Ethernet-IP-Core (HTML- | PDF)
  • Versionshinweise Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz (HTML- | PDF)

Intel Arria 10 Geräte

  • Versionshinweise Intel FPGA Triple-Speed-Ethernet-IP-Core (HTML- | PDF)
  • Versionshinweise Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz (HTML- | PDF)
  • Versionshinweise zu 1G/10G und Backplane-Ethernet 10GBASE-KR PHY (HTML- | PDF)
  • Versionshinweise zu 1G/2,5G/5G/10G Multi-Rate-Ethernet-PHY-IP-Core (HTML- | PDF)
  • 25G Ethernet IP Core Versionshinweise (HTML- | PDF)
  • Versionshinweise zu Ethernet-IP-Cores mit 40 Gbit/s geringer Latenz (HTML- | PDF)
  • Versionshinweise zu Ethernet-IP-Cores mit 100 Gbit/s geringer Latenz (HTML- | PDF)

Intel Stratix 10 Geräte

  • Versionshinweise für Intel FPGA Triple-Speed-Ethernet-IP-Core (HTML- | PDF)
  • Versionshinweise Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz (HTML- | PDF)
  • Versionshinweise Intel Stratix 10 10GBASE-KR PHY (HTML- | PDF)
  • Versionshinweise Intel Stratix 10 H-Tile Hard IP for Ethernet IP Core (HTML- | PDF)
  • Versionshinweise Intel Stratix 10 Ethernet-IP-Cores mit 40 Gbit/s geringer Latenz (HTML- | PDF)
  • Intel Stratix 10-Gbit/s Ethernet-IP-Core-Versionshinweise (HTML- | PDF)
  • Intel Stratix 10 E-Tile Hard IP for Ethernet Intel FPGA IP Versionshinweise (HTML- | PDF)

geräte Intel Agilex

  • Intel Agilex E-Tile Hard IP for Ethernet Intel FPGA IP Versionshinweise (HTML- | PDF)

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