Ethernet-Support-Center
Das Ethernet IP Support Center bietet Informationen zur Auswahl, Entwicklung und Implementierung von Ethernet-Links. Es gibt auch Richtlinien, wie Sie Ihr System aktivieren und die Ethernet-Links debuggen können. Diese Seite ist in Kategorien aufgeteilt, die sich vom Anfang bis zum Ende an einem Ethernet-Systemdesign-Fluss ausrichten.
Auf den folgenden Seiten finden Sie Support-Ressourcen für Geräte der Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 und Intel® Cyclone® 10 . Suchen Sie nach anderen Geräten über die folgenden Links: FPGA Dokumentationsindex, Schulungskurse, Schnellvideos, Designbeispiele und Wissensdatenbank.
Ethernet-Design-Implementierungs-Blockdiagramm
1. Geräte- und IP-Auswahl
Welche Intel® FPGA Sollte ich verwenden?
In Tabelle 1 erfahren Sie mehr über die Unterstützung des geistigen Eigentums (IP) des Ethernet-Kerns für Intel Agilex, Intel Stratix 10, Intel Arria 10 und Intel Cyclone 10 Geräte. Vergleichen Sie zwischen den vier Geräten, um das richtige Gerät für Ihre Ethernet-Subsystem-Implementierung zu wählen.
Tabelle 1: Support für Geräte und IP-Cores
Gerätereihe |
Kacheltyp (nur Intel Agilex® 7 Gerät) |
IP-Core |
Elektrische Schnittstelle |
Forward Error Correction |
1588 Precision Time Protocol |
Automatische Absprache/Link-Schulung |
---|---|---|---|---|---|---|
® Intel Agilex 7 |
E-Tile |
Benutzerhandbuch für E-Tile Hard IP for Ethernet Intel FPGA IP |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 25GBASE-KR 25GBASE-CR 25GBASE-R AUI Link zum 25GBASE-R-Konsortium 10GBASE-KR 10GBASE-CR |
Reed Solomon (528, 514) Reed Solomon (544, 514) |
✓ |
✓ |
F-Kachel |
Kommende öffentliche Version von F-Tile |
TBD |
TBD |
TBD |
TBD |
|
Gerätereihe |
Kacheltyp (nur Intel® Stratix® 10 Geräte) |
IP-Core |
Elektrische Schnittstelle |
Forward Error Correction |
1588 Precision Time Protocol |
Automatische Absprache/Link-Schulung |
Intel® Stratix® 10 GX/SX/MX/TX/DX |
L-Tile und H-Tile |
Ethernet-Intel® FPGA IP mit dreifacher Geschwindigkeit |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
L-Tile und H-TIle |
Ethernet-Intel FPGA IP (10 G MAC) mit geringer Latenz |
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
Firecode FEC |
✓ |
✓ |
|
L-Tile und H-Tile |
10GBASE-R-Intel FPGA IP |
|||||
L-Tile und H-Tile |
10GBASE-KR PHY-Intel FPGA IP |
|||||
L-Tile und H-Tile |
1G/2,5G/5G/10G Multiraten-Ethernet-PHY-Intel FPGA IP |
|||||
L-Tile und H-Tile |
Ethernet-Intel FPGA IP mit 40-Gbit/s geringer Latenz |
40G-BASE-R4 |
Firecode FEC |
|
✓ |
|
H-Kachel |
Intel® FPGA H-Tile Hard IP für Ethernet |
50G-BASE-R2 100G-BASE-R4 |
|
|
✓ |
|
L-Tile und H-Tile |
25G-Ethernet-Intel Stratix 10-FPGA-IP Benutzerhandbuch für IP Core anzeigen |
25GBASE-SR 10GBASE-R |
Reed Solomon (528, 514) |
✓ |
|
|
L-Tile und H-Tile |
Ethernet-Intel FPGA IP mit 100-Gbit/s geringer Latenz |
100G-BASE-R4 |
Reed Solomon (528, 514) |
|
|
|
E-Tile |
Benutzerhandbuch für E-Tile Hard IP for Ethernet Intel FPGA IP Benutzerhandbuch zum Beispiel für E-Tile Hard IP for Ethernet Intel Stratix 10 FPGA IP Design |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 25GBASE-KR 25GBASE-CR 25GBASE-R AUI Link zum 25GBASE-R-Konsortium 10GBASE-KR 10GBASE-CR |
Reed Solomon (528, 514) Reed Solomon (544, 514) |
✓ |
✓ |
|
Gerätereihe |
IP-Core |
Elektrische Schnittstelle |
Forward Error Correction |
1588 Precision Time Protocol |
Automatische Absprache/Link-Schulung |
|
Intel® Arria® 10 GX/GT/SX |
Ethernet-Intel FPGA IP mit drei Geschwindigkeiten |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
|
Ethernet-Intel FPGA IP (10 G MAC) mit geringer Latenz |
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
Firecode FEC |
✓ |
✓ |
||
10GBASE-R-Intel FPGA IP |
||||||
XAUI-PHY-Intel FPGA IP |
||||||
1G/10GbE und 10GBASE-KR PHY-Intel FPGA IP |
||||||
1G/2,5G/5G/10G Multiraten-Ethernet-PHY-Intel FPGA IP Benutzerhandbuch für IP Core anzeigen |
||||||
Ethernet-Intel FPGA IP mit 40 Gbit/s geringer Latenz |
40G-BASE-R4 |
Firecode FEC |
✓ |
✓ |
||
Ethernet-Intel FPGA IP mit 100 Gbit/s geringer Latenz |
100G-BASE-R10 100G-BASE-R4 |
Reed Solomon (528, 514) |
✓ |
|
||
25-Gbit/s-Ethernet-Intel FPGA IP |
25G-BASE-R1 |
Reed Solomon (528, 514) |
✓ |
|
||
50-Gbit/s-Ethernet-Intel FPGA IP |
50G-BASE-R2 |
|
|
|
||
Gerätereihe |
IP-Core |
Elektrische Schnittstelle |
Forward Error Correction |
1588 Precision Time Protocol |
Automatische Absprache/Link-Schulung |
|
Intel® Cyclone® 10 LP/GX |
Ethernet-Intel FPGA IP mit drei Geschwindigkeiten |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
|
Ethernet-Intel FPGA IP (10 G MAC) mit geringer Latenz (nur Intel Cyclone® 10 GX) |
10GBASE-R |
|
✓ |
|
In den jeweiligen Benutzerhandbüchern erfahren Sie, ob die verschiedenen in der Tabelle aufgeführten Funktionen sich gegenseitig ausschließen. Beispiel: Intel FPGA IP für 100-Gbit/s-Ethernet mit geringer Latenz (für Intel Arria 10 Geräte) ermöglicht es Ihnen nicht, rs-FEC und 1588 PTP gleichzeitig zu aktivieren.
2. Design-Flow und IP-Integration
Wo finde ich Informationen zur IP-Integration?
Weitere Informationen finden Sie im Abschnitt Erste Schritte in Ihrem gewählten Benutzerhandbuch für IP-Kerne. Weitere Informationen finden Sie in den folgenden Dokumenten:
Intel Arria 10 Geräte
- AN 735: Intel® FPGA Ethernet 10G MAC IP Core Migrationsrichtlinien für Ethernet mit geringer Latenz
- AN 795: Implementierung von Richtlinien für 10G Ethernet Subsystem mit geringer Latenz von 10 G MAC IP Core in Arria® 10 Geräten
- AN 808: Migration von Richtlinien von Intel Arria® 10 auf Intel Stratix® 10 für 10G-Ethernet-Subsysteme
Intel Stratix 10 Geräte
geräte Intel Agilex
Welchen Ethernet-IP-Kern sollte ich verwenden?
Intel® FPGA IP für Ethernet
Das Intel FPGA IP für Ethernet umfasst verschiedene IP-Typen zur Unterstützung von Datenraten von 10 Mbit/s bis 100 Gbit/s. Ethernet-IP-Lösungen umfassen sowohl den Media Access Controller und den PHY-IP-Kern, der sowohl die physische Medium Attachment (PMA) als auch die Physical Coding Sublayer (PCS) umfasst. Weitere Informationen finden Sie in den folgenden Benutzerhandbüchern:
geräte Intel Agilex
- Intel® E-Tile Hard IP für Ethernet Intel FPGA IP Benutzerhandbuch
- Intel E-Tile Transceiver PHY Benutzerhandbuch
- Intel E-Tile Channel Placement Tool
- ® datenblatt für Intel Agilex 7 Geräte
Intel Stratix 10 Geräte
- Benutzerhandbuch für Intel FPGA-Ethernet-IP-Core-Dreifachgeschwindigkeit
- Benutzerhandbuch für Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz
- Intel Stratix 10 1G/2,5G/5G/10G Multi-Rate Ethernet PHY IP Core Benutzerhandbuch
- Intel Stratix 10 10GBASE-KR PHY IP Core Benutzerhandbuch
- Intel Stratix 40-Gbit/s Ethernet-IP-Core-Benutzerhandbuch mit 10 geringer Latenz
- Benutzerhandbuch für Intel Stratix 10 Ethernet-IP-Cores (10-Gbit/s) mit geringer Latenz
- Intel Stratix 10 E-Tile Hard IP for Ethernet Intel FPGA IP Benutzerhandbuch
- Benutzerhandbuch für Intel Stratix 10 E-Tile Transceiver PHY
- Intel Stratix 10 H-Tile Hard IP for Ethernet Intel FPGA IP Benutzerhandbuch
- Benutzerhandbuch für die 10-L- und H-Tile Transceiver PHY Intel Stratix
- Datenblatt für Intel Stratix 10 Geräte
- Intel E-Tile Channel Placement Tool
Intel Arria 10 Geräte
- Benutzerhandbuch für Intel FPGA-Ethernet-IP-Core-Dreifachgeschwindigkeit
- Benutzerhandbuch für Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz
- 25-Gbit/s Ethernet IP Core Benutzerhandbuch
- 50-Gbit/s Ethernet IP Core Benutzerhandbuch
- Benutzerhandbuch für Ethernet-IP-Cores mit 40 Gbit/s geringer Latenz
- Benutzerhandbuch für Ethernet-IP-Cores mit 100 Gbit/s geringer Latenz
- Benutzerhandbuch für die 40- und 100-Gbit/s Ethernet MAC- und PHY MegaCore-Funktion mit geringer Latenz
Intel Cyclone 10 Geräte
3. Mainboarddesign und Energieverwaltung
Richtlinien für die Pin-Verbindung
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
Intel Stratix 10 Geräte
geräte Intel Agilex
Schemaprüfung
Intel Cyclone 10 Geräte
Intel Arria 10 Geräte
Intel Stratix 10 Geräte
geräte Intel Agilex
Richtlinien für das Mainboarddesign
- Mainboard-Layout-Test
- AN 114: Mainboard-Design-Richtlinien für programmierbare Intel® Gerätepakete
- AN 766: Intel Stratix 10 Geräte, Design-Leitfaden für Hochgeschwindigkeitssignalschnittstellen-Layout
- AN 613: Überlegungen zum Pcb-Stackup-Design für Intel FPGAs
- AN 875: Intel Stratix 10 E-Tile PCB Design Guidelines
- AN 886: Intel Agilex® 7 Gerätedesign-Richtlinien
- Benutzerhandbuch für® die Energieverwaltung Intel Agilex 7
- ® Intel Agilex-7-Gerätereihe – Richtlinien für das Design der seriellen Schnittstellen-Hochgeschwindigkeits-Signalintegrität
- AN 910: Intel Agilex® 7 Richtlinien für die Auslegung von Stromverteilungsnetzen
Richtlinien für die Wärmeableitung
4. Designbeispiele und Referenzdesigns
Designbeispiele und Referenzdesigns
Intel Arria 10 Geräte
- Ethernet mit drei Geschwindigkeiten
- AN647: 1-Port-Dreifachgeschwindigkeits-Ethernet- und integriertes PHY-Chip-Referenzdesign
- AN-744: Skalierbares Ethernet-Referenzdesign mit dreifacher Geschwindigkeit für Intel Arria 10 Geräte
- Intel Arria 10-Speed-Ethernet- und native PHY-Designbeispiel
- Intel Arria 10-Dreifachgeschwindigkeits-Ethernet mit IEEE 1588v2 und nativem PHY-Designbeispiel
- 10 G Ethernet
- AN 699: Einsatz des Intel® FPGA Ethernet Design Toolkit
- AN794: Intel Arria 10 Ethernet-10G MAC- und XAUI-PHY-Referenzdesign mit geringer Latenz
- AN 701: Skalierbares Ethernet mit geringer Latenz (10 G MAC) mit Intel Arria 10 1G/10G PHY
- AN 838: Interoperabilität zwischen Intel Arria 10-NBASE-T-Ethernet-Lösung mit Referenzdesign der Aquantia-Ethernet-PHY
- Intel Arria 10 SoC skalierbares Multigeschwindigkeits-Ethernet-Designbeispiel 10 M-10G
- Intel Arria 10 skalierbare 10 G Ethernet MAC + native PHY mit IEEE 1588v2 Designbeispiel
Intel Stratix 10 Geräte
- Ethernet mit drei Geschwindigkeiten
- AN830: Intel FPGA-Dreifachgeschwindigkeits-Ethernet- und On-Board-PHY-Chip-Referenzdesign
- 1G/2,5G Ethernet
- 1G/2,5G Ethernet-Designbeispiel für Intel Stratix 10
- 10 G Ethernet
- Intel FPGA IP für Ethernet-10G-MAC-Design mit geringer Latenz – Beispiel-Benutzerhandbuch
- 40 G Ethernet
- Intel FPGA IP für 40-Gbit/s Ethernet-Design mit geringer Latenz – Beispiel-Benutzerhandbuch
- Intel FPGA H-Tile Hard IP für Ethernet
- Benutzerhandbuch zum Design-Beispiel
- 100 G Ethernet
- Intel FPGA IP für Ethernet-Designbeispiel mit geringer Latenz für 100-Gbit/s-Ethernet
- E-Tile Hard IP für Ethernet-Intel Stratix 10
- Benutzerhandbuch für FPGA IP-Design
geräte Intel Agilex
- E-Tile Hard IP für Ethernet-Intel Agilex geräte
- Benutzerhandbuch für FPGA IP-Design
5. Debugging
Werkzeuge
Intel Stratix 10-Geräte-Ethernet-Link-Inspector
Ethernet Link Inspector besteht aus zwei Untertools:
- Link Monitor (Link-Monitor) – Ermöglicht es Ihnen, den Zustand der Ethernet-Verbindungen zwischen Intel Stratix 10 Gerät und dem Verbindungspartner kontinuierlich zu überwachen. Einige der wichtigsten Funktionen, die Sie überwachen können, sind: Link-Statusübersicht (CDR-Sperre, RX-wiederhergestellte Frequenz, Lane Alignment Lock usw.). MAC-Paketstatistiken, FEC-Statistiken usw.
- Link Analysis (Link-Analyse) – Ermöglicht Transparenz in die Link-Bring-up-Sequenz (wie automatische Absprache, Link-Training usw.) oder ein anderes Ereignis, das in der Signal Tap Logic Analyzer-Datei erfasst wird. Konfigurieren und erfassen Sie die Datei "Signal Tap Logic Analyzer" für ein bestimmtes Ereignis und verwenden Sie dann Link-Analyse, um das erfasste Ereignis zu importieren und Intel Stratix 10 Verhalten während dieser Ereignisdauer zu untersuchen.
Um auf Ethernet Link Inspector für eine bestimmte Intel® Quartus®-Softwareversion zuzugreifen, lesen Sie bitte die folgende Tabelle.
- Das Nutzungsmodell der IP- und Geräteunterstützung finden Sie im Abschnitt "1.2 Unterstützte IP-Kerne und Geräte" im entsprechenden Benutzerhandbuch für Ethernet Link Inspector.
Tool-Dateien |
software-Version Intel Quartus |
Benutzerhandbuch |
---|---|---|
Intel Quartus-Software 19.1 und höher (L, H und E-Tiles) |
Benutzerhandbuch für Ethernet Link Inspector für Intel® Stratix® 10 Geräte |
|
Intel Quartus-Software 18.0 bis 18.1.2 (L, H und E-Tiles) |
Benutzerhandbuchsarchiv für Ethernet Link Inspector Pakete v4.1 und v1.1 | |
Intel Quartus Software 17.1 und früher (L und H-Tiles) |
Benutzerhandbuchsarchiv für Ethernet Link Inspector Pakete v4.1 und v1.1 |
Versionshinweise zu den Kernen des geistigen Eigentums (IP)
Intel Cyclone 10 Geräte
- Versionshinweise für Intel FPGA-Ethernet-IP-Core mit dreifacher Geschwindigkeit
- Versionshinweise Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz
Intel Arria 10 Geräte
- Versionshinweise für Intel FPGA-Ethernet-IP-Core mit dreifacher Geschwindigkeit
- Versionshinweise Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz
- Versionshinweise zu 1G/10G und Backplane-Ethernet 10GBASE-KR PHY
- Versionshinweise zu 1G/2,5G/5G/10G Multi-Rate-Ethernet-PHY-IP-Core
- 25G Ethernet IP Core Versionshinweise
- Versionshinweise für Ethernet-IP-Cores mit 40 Gbit/s geringer Latenz
- Versionshinweise für Ethernet-IP-Cores mit 100 Gbit/s geringer Latenz
Intel Stratix 10 Geräte
- Versionshinweise für Intel FPGA-Ethernet-IP-Core mit dreifacher Geschwindigkeit
- Versionshinweise Intel FPGA Ethernet 10G MAC IP Core mit geringer Latenz
- Intel Stratix 10 10GBASE-KR PHY – Versionshinweise
- Intel Stratix 10 H-Tile Hard IP for Ethernet IP Core Versionshinweise
- Versionshinweise für Intel Stratix 10 Ethernet-IP-Cores mit 40 Gbit/s geringer Latenz
- Versionshinweise Intel Stratix 10 Ethernet-IP-Cores mit 10(Gbit/s) geringer Latenz
- Intel Stratix 10 E-Tile Hard IP for Ethernet Intel FPGA IP Versionshinweise
geräte Intel Agilex
Fehlerbaumanalyse-Leitfäden
Knowledge-Base-Lösungen
Intel Cyclone 10 Geräte
- Wissensdatenbank suchen (Intel FPGA IP für Dreifachgeschwindigkeits-Ethernet)
- Wissensdatenbank suchen (Intel FPGA IP für Ethernet 10G MAC mit geringer Latenz)
Intel Arria 10 Geräte
- Wissensdatenbank suchen (Intel FPGA IP für Dreifach-Ethernet)
- Wissensdatenbank suchen (Intel FPGA IP für Ethernet 10G MAC mit geringer Latenz)
- Wissensdatenbank suchen (Intel FPGA IP nach 1G/10G und Backplane-Ethernet 10GBASE-KR PHY)
- Wissensdatenbank suchen (Intel FPGA IP nach 1G/2,5G/5G/10G Ethernet-Multiraten-PHY)
- Wissensdatenbank suchen (Intel FPGA IP nach 25G-Ethernet)
- Wissensdatenbank suchen (Intel FPGA IP für Ethernet mit geringer Latenz von 40 Gbit/s)
- Wissensdatenbank suchen (Intel FPGA IP für Ethernet mit geringer Latenz von 100 Gbit/s)
Intel Stratix 10 Geräte
- Wissensdatenbank suchen (Intel FPGA IP für Dreifachgeschwindigkeits-Ethernet)
- Wissensdatenbank suchen (Intel FPGA IP für Ethernet 10G MAC mit geringer Latenz)
- Wissensdatenbank suchen (Intel FPGA IP nach 1G/2,5G/5G/10G Ethernet-Multiraten-PHY)
- Wissensdatenbank suchen (Intel FPGA IP nach 25G-Ethernet)
- Wissensdatenbank suchen (Intel FPGA IP für Ethernet mit geringer Latenz von 40 Gbit/s)
- Wissensdatenbank suchen (Intel FPGA IP für Ethernet mit geringer Latenz von 100 Gbit/s)
geräte Intel Agilex
Intel® FPGA Technical Training
6. Schulungskurse und Videos
Intel® FPGA Schnellvideos
Thema |
Beschreibung |
---|---|
Funktionsweise Intel FPGA 1588-Systemlösung im unterschiedlichen Taktmodus |
Erfahren Sie mehr über Intels neues Referenzdesign auf Systemebene 1588, das sowohl die Intel FPGA IP für 10G Ethernet MAC mit 10G BaseR PHY als auch Software verwendet, die den PTP Stack LinuxPTPv1.5, einen Preloader, einen 10 Gbit/s Ethernet MAC-Treiber und einen PTP-Treiber umfasst. |
Debug-Techniken für ein Intel FPGA Nios® II-Ethernet-Design – Teil 1 |
Erfahren Sie mehr über das Debugging von Techniken für Ethernet- oder Nios II Prozessordesigns. |
Debug-Techniken für ein Intel FPGA Nios II-Ethernet-Design – Teil 2 |
Erfahren Sie mehr über das Debugging von Techniken für Ethernet- oder Nios II Prozessordesigns. |
Debuggen Intel FPGA Problem der automatischen Dreigeschwindigkeits-Ethernet-Absprache |
Erfahren Sie, wie Sie automatische Absprachen für die Synchronisierung von Ethernet-Peripheriegeräten verwenden. |
Erfahren Sie, wie Sie Probleme bei der Ethernet-Link-Synchronisierung mit drei Geschwindigkeiten debuggen. |
|
Migration Intel FPGA-Dreifachgeschwindigkeits-Ethernet auf Arria 10 Geräte in der Quartus® Software |
Erfahren Sie, wie Sie IP-Kerne anhand der Intel FPGA IP für Triple-Speed-Ethernet als Beispiel auf die Intel Arria 10 FPGA migrieren. |
Migration von legacy 10G Ethernet MAC IP zur neuen 10G Ethernet MAC IP mit niedriger Latenz |
Erfahren Sie mehr über die Intel FPGA IP für 10 G Ethernet MAC mit geringer Latenz und wie Sie von der älteren Intel FPGA IP für 10 G Ethernet MAC migrieren können. |
Erfahren Sie, wie Sie die Ethernet-Funktionen nach dem Booten in der DXE-Phase unter der UEFI Shell verwenden. |
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Skalierbare 10G MAC + 1G/10G PHY mit 1588 Designbeispiel Hardware-Demo |
Sehen Sie sich eine Demo zum Intel FPGA IP für 10G Ethernet MAC und dem Intel® FPGA IP für 1G/10G PHY mit der IEEE 1588 Funktion an. Erfahren Sie, wie Sie den Design-Hardwaretest durchführen und wie Sie das Hardware-TCL-Skript ändern, um den Zweck des Tests anzugeben. |
Sehen Sie sich das Video 2,5G Ethernet IP Für die Videoübersprache an. |
Andere Technologien
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