IP-Support-Center für externe Speicherschnittstellen
Willkommen auf der Supportseite für die External Memory Interface (EMIF). Hier finden Sie Informationen zu Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 und Intel® Cyclone® 10 FPGAs zur Planung, Entwicklung, Implementierung und Verifizierung Ihrer externen Speicherschnittstellen. Auf dieser Seite finden Sie auch Debug-, Schulungs- und andere Ressourcenmaterialien.
Diese Seite ist eingerichtet, um Sie vom Anfang bis zum Ende durch den Designprozess zu gehen.
Suchen Sie unter den folgenden Links nach Support-Ressourcen für andere FPGAs: Dokumentationsarchiv, Schulungskurse, Videos und Webcasts, Designbeispiele und Wissensdatenbank.
Erste Schritte
1. Geräteauswahl
Wie wähle ich ein Gerät aus?
Zwei Tools helfen Ihnen bei der Auswahl eines Intel® FPGA basierend auf Ihren Speicheranforderungen:
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EMIF-Geräteauswahlgerät |
EMIF-Spezifikations-Abschätzung |
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Funktionen |
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Geräteunterstützung |
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Ressourcen |
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EMIF-Tools |
Wie wähle ich eine IP (External Memory Intellectual Property) aus?
Weitere Informationen über die verschiedenen verfügbaren geistigen Eigentumsrechte (IP) finden Sie im folgenden Online-Schulungsplan:
Schulungskurs |
Beschreibung |
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Einführung in Die IP-Adresse von Speicherschnittstellen in Intel FPGA Geräten |
Dieser Kurs behandelt die verschiedenen verfügbaren externen Speicherschnittstellenoptionen sowie die architektonischen und harten Speichercontrollerfunktionen für Intel Stratix 10 und Intel Arria 10 FPGAs |
HBM2-Schnittstellen (High Bandwidth Memory) in Intel Stratix 10 MX-Geräten: Einführung, Architektur |
Dieser Kurs behandelt die Vorteile der Integration von Speicher mit hoher Bandbreite in die Intel Stratix 10 MX FPGA Geräte, Funktionsmerkmale und Optionen für den verstärkten HBM-Controller und wie man die HBM2 IP generiert |
HBM2-Schnittstellen (High Bandwidth Memory) in Intel Stratix 10 MX-Geräten: HBMC-Funktionen |
Dieser Kurs behandelt die Funktionen und Optionen für den gehärteten HBM-Controller und die Arm* SUPPORT 4 AXI-Schnittstelle zwischen dem Controller und der Benutzerlogik. |
Dieser Kurs behandelt die Funktionen des Hard Processor Subsystem (HPS) SDRAM und der STACK AXI Bridge-Architektur |
2. Benutzerhandbücher und -dokumentation
geräte Intel Agilex
EMIF IP Benutzerhandbuch
Benutzerhandbuch zum Design-Beispiel
Versionshinweise
Pin-Out-Dateien
Intel Stratix 10 Geräte
EMIF IP Benutzerhandbuch
Benutzerhandbuch zum Design-Beispiel
Versionshinweise
Pin-Out-Dateien
Intel Arria 10 Geräte
EMIF IP Benutzerhandbuch
Benutzerhandbuch zum Design-Beispiel
Versionshinweise
Pin-Out-Dateien
Intel Cyclone 10 Geräte
EMIF IP Benutzerhandbuch
Benutzerhandbuch zum Design-Beispiel
Versionshinweise
Pin-Out-Dateien
Intel FPGA PHY Lite
Intel FPGA HBM2 Benutzerhandbuch
3. EMIF-IP-Generation
Wo finde ich Informationen zur EMIF-IP?
Informationen zum geistigen Eigentum (EXTERNAL Memory Interface, EMIF) finden Sie in den folgenden IP-Benutzerhandbuch für Externe Speicherschnittstellen:
- Bitte lesen Sie den Abschnitt "Benutzerhandbücher".
Wie generiere ich die EMIF-IP?
Ausführliche Informationen zu den Ip-Parametern (External Memory Interface) des geistigen Eigentums (EXTERNAL Memory Interface) finden Sie in den folgenden EMIF IP-Benutzerhandbüchern:
Hinweis: Weitere Informationen zu "How Do I Generate IP" finden Sie in den Abschnitten "Benutzerhandbuch" und "Schulungskurs und Video".
Wie führe ich funktionelle Simulationen durch?
Ausführliche Informationen zur Simulierung des geistigen Eigentums (EXTERNAL Memory Interface, EMIF) finden Sie im folgenden Abschnitt in den EMIF IP-Benutzerhandbüchern:
- Intel Agilex Die Speicher-IP simuliert
- Intel Stratix 10 Speicher-IP simulieren
- Intel Stratix 10 MX simuliert HBM2 IP
- Intel Arria 10 Simulierte Speicher-IP
- Intel Cyclone 10 Simulierte Speicher-IP
Anleitungen zum Generieren eines EMIF-Simulationsdesign-Beispiels und zur Durchführung von Simulationen mit der ModelSim*-Intel FPGA-Simulationssoftware finden Sie in den folgenden Abschnitten in den EMIF-IP-Design-Beispiel-Benutzerhandbüchern:
- Intel Agilex die Generierung des EMIF-Designbeispiels für Simulation
- Intel Stratix 10 zur Erzeugung des EMIF-Designbeispiels für Simulation
- Intel Arria 10 zur Erzeugung des EMIF-Designbeispiels für Simulation
- Intel Cyclone 10 zur Erzeugung des EMIF-Designbeispiels für Simulation
Informationen zur Verifizierung eines EMIF-Designs finden Sie im Abschnitt "Schulungskurse und Video" für den Kurs "Verifying Memory Interfaces IP".
Wo finde ich Informationen zur FPGA-Ressource und zur Pin-Platzierung?
Ausführliche Informationen zu EMIF-Pin-Informationen (External Memory Interface) finden Sie in den folgenden protokollspezifischen Abschnitten in den folgenden EMIF-Benutzerhandbüchern für geistiges Eigentum (IP):
Zur vereinfachten I/O-Platzierung wenden Sie sich an den Schnittstellenplaner, um ein benutzerfreundliches Drag-and-Drop-Tool zu erhalten, das in der Intel Quartus Prime Pro Edition Software für Intel Arria 10 und Intel Stratix 10 FPGAs verfügbar ist. In den folgenden Videos finden Sie Informationen zur Verwendung des Schnittstellenplaners und dessen Vorteile:
Weitere Informationen zum Schnittstellenplaner für Ressourcenstandortzuweisungen finden Sie im folgenden Online-Schulungs-Lehrplan:
Schulungskurs |
Beschreibung |
|---|---|
Schnelles und einfaches I/O-Systemdesign mit Schnittstellenplaner |
Dieser Kurs beschreibt die Implementierung eines Designressourcen-Grundrisses mithilfe des Schnittstellenplaners |
Weitere Ressourcen
Was ist eine Ping-Pong-PHY?
Ping Pong PHY ermöglicht es zwei Speicherschnittstellen, Adress- und Befehlsbusse zu teilen. Dies wird für DDR3- und DDR4-Protokolle und für Stratix® V, Intel Arria 10 und Intel Stratix 10 FPGAs unterstützt. Im folgenden Video finden Sie Informationen über das Konzept der Ping-Pong-PHY, ihre Vorteile und eine Analyse der Simulationsergebnisse:
Wo finde ich Informationen zu PHYLite?
Mit thePHYLite IP können Sie benutzerdefinierte Speicherschnittstellen-PHY-Blocks für Intel Arria 10 und Intel Stratix 10 FPGAs erstellen. Ausführliche Informationen zur PHYLite IP finden Sie im folgenden Benutzerhandbuch:
Ausführliche Informationen zur korrekten Zuweisung von Pinouts für PHYLite basierend auf verschiedenen DQ/DQS-Gruppengrößen finden Sie im folgenden Video:
- PHYLite-Gruppen-Pinplatzierungsvideo (Hinweis: Das Video gilt auch für Intel Stratix 10 Geräte.)
Die PHYLite IP unterstützt viele verschiedene I/O-Standards und Beendigungswerte auf Eingangs- und Ausgabepuffern für Intel Arria 10 und Intel Stratix 10 FPGAs. Im folgenden Video finden Sie Informationen dazu, wie Sie einen On-Chip-Termination (OCT)-Block erstellen und wie Sie ihn mit dem beendeten I/O-Puffer in der PHYLite IP verbinden:
4. Mainboarddesign und -simulation
Wo finde ich Informationen zum Mainboard-Layout und -Design?
Detaillierte Informationen zum Layout und Design des EMIF-Mainboards (External Memory Interface) finden Sie in den folgenden protokollspezifischen Abschnitten in den folgenden EMIF-Benutzerhandbuch für geistiges Eigentum (IP):
Wie führe ich Mainboard-/Kanalsimulation durch?
Informationen zur Messung von Schreib- und Lese-Intersymbol-Interferenz (ISI) und Übersprechen sowie zur Anordnung von Befehls-, Adress-, Steuerungs- und Daten-Pins und I/O-Bankplatzierungsbeschränkungen finden Sie in den folgenden Richtlinien:
- Intel Arria 10 Gerätekanalsimulationsrichtlinien
- Berechnung des Kanalverlusts durch DDRx-Simulationsrichtlinien (Hinweis: Die Intel Arria-10-Kanal-Richtlinien gelten auch für Intel Stratix 10 Geräte)
Wie berechne ich Denk- und Kanalverlust des Mainboards?
Zwei Tools stehen zur Verfügung, um die Schieflage des Mainboards und den Kanalverlust zu berechnen:
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Tool für Mainboard-Skew-Parameter |
Tool zur Berechnung von Kanalverlusten |
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Funktionen |
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Unterstützung |
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Werkzeuge |
Wo finde ich Informationen zum Zeitlichen Abschluss?
Informationen zum Abschluss des Timings der External Memory Interface (EMIF) finden Sie im folgenden Abschnitt in den Benutzerhandbuch für geistiges Eigentum (IP) des EMIF:
5. Debugging
Wie debuggen ich mein Design der externen Speicherschnittstelle?
Informationen zum Debugging des geistigen Eigentums (IP) der externen Speicherschnittstelle (EMIF) finden Sie im folgenden Abschnitt in den EMIF IP-Benutzerhandbüchern:
- Intel Agilex EMIF-IP-Debugging
- Intel Agilex EMIF-Self-Debugging-Guide-Tool
- Intel Stratix-10-EMIF-IP-Debugging
- Intel Arria-10-EMIF-IP-Debugging
- Intel Cyclone-10-EMIF-IP-Debugging
Das haupt verfügbare Tool zum Debuggen ist das EMIF-Debug-Toolkit:
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EMIF-Debugging-Toolkit |
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Funktionen |
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Unterstützung |
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Zugänglichkeit |
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Wie verwende ich das EMIF-Debug-Toolkit?
Eine schrittweise Anleitung zur Reihenschaltung mehrerer Speicherschnittstellen zur Kompatibilität mit dem EMIF-Debugging-Toolkit finden Sie im folgenden Benutzerhandbuch:
Die im EMIF Debug Toolkit verfügbare Lese-/Schreib-2-D-Augendiagramm-Funktion generiert Lese-/Schreib-Augendiagramme für jeden Datenstift. Im folgenden Video finden Sie Informationen zu wichtigen Spannungsreferenzparametern während des EMIF-IP-Generierungsprozesses und zur Verwendung der 2D-Eye-Diagramm-Funktion:
Mit dem Datenverkehrsgenerator 2.0 können Sie Ihre externe Speicherschnittstelle durch anpassbaren Datenverkehr und Testmuster testen und debuggen. Im folgenden Leitfaden und in den Videos finden Sie nähere Informationen zur Verwendung der Traffic Generator 2.0 Funktion:
- Leitfaden für den Datenverkehrsgenerator 2.0
- Datenverkehrsgenerator 2.0 Video (demnächst verfügbar)
Mit der Treiberrandfunktion können Sie Lese- und Schreibranddaten pro Pin während des Datenverkehrs im Benutzermodus erfassen. In den folgenden Videos finden Sie Informationen zu den Unterschieden zwischen Treiberrand- und Kalibrierungsrand sowie Anleitungen zur Verwendung der Treiberrandfunktion:
Informationen zum Debuggen eines EMIF-Designs finden Sie im folgenden Online-Schulungs-Lehrplan:
Schulungskurs |
Beschreibung |
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On-Chip-Debugging von Speicherschnittstellen-IP in Intel Arria 10 Geräten |
Dieser Kurs beschreibt, wie Sie das Debugging mit dem EMIF-Toolkit oder dem On-Chip Debug Toolkit durchführen, wie Sie Traffic Generator 2.0 verwenden und mehrere Speicherschnittstellendesigns für die Kompatibilität mit diesen Debug-Tools konfigurieren. |
Wo finde ich Informationen zur Optimierung der Controller-Leistung?
Informationen zur Leistung und Effizienz des Controllers finden Sie im folgenden Abschnitt in den Benutzerhandbuch für geistiges Eigentum (IP) von External Memory Interfaces (EMIF):
Wie erfahre ich mehr über bekannte Probleme im Zusammenhang mit dem EMIF?
Informationen zu aktuellen und bekannten Problemen im Zusammenhang mit der EMIF-IP finden Sie in der Knowledge Base:
6. Schulungskurse und Video
Schulungen
Intel Agilex Gerät
- Einführung in Speicherschnittstellen in Intel Agilex Geräten
- Integration von Speicherschnittstellen in Intel Agilex Geräten
- Verifizierung von Speicherschnittstellen in Intel Agilex Geräten
- On-Chip-Debugging von Speicherschnittstellen in Intel Agilex Geräten
Intel Arria 10 und Intel Stratix 10 Geräte
- Einführung in Memory Interfaces IP in Intel Arria 10 und Intel Stratix 10 Geräten
- Integration von Speicherschnittstellen-IP in Intel Arria 10 Intel Stratix 10 Geräten
- Überprüfen der IP-Adresse der Speicherschnittstellen in Intel Arria 10 und Intel Stratix 10 Geräten
- On-Chip-Debugging von Speicherschnittstellen-IP in Intel Arria 10 und Intel Stratix 10 Geräten
- Überprüfen der IP-Adresse der Speicherschnittstellen in Intel Arria 10 Geräten
- HBM2-Schnittstellen (High Bandwidth Memory) in Intel Stratix 10 MX-Geräten: Implementierung
Video
- DDR4 Ping-Pong Phy (unterstützte Geräte sind Stratix V, Intel Arria 10 und Intel Stratix 10)
- Wir stellen vor: Blue-Blueprint-Plattformdesigner für das Design von externer Speicherschnittstelle, Teil 1 von 2
- Wir stellen vor: BlueScreen Plattform-Designer für das Design von externer Speicherschnittstelle, Teil 2 von 2
- Implementierung eines Pakets im Design der externen Speicherschnittstelle in Intel Stratix 10 und Intel Arria 10
- Board-Timing für Intel Arria 10 EMIF IP
- Implementierung von Übereinschränkung in Intel Arria 10 externe Speicherschnittstelle
- Automatisierte Überprüfung der Layoutrichtlinien für Intel® FPGA Externen Speicherschnittstellen-Mainboards
- So erstellen Sie das RLDRAM3-EMIF-Design für Intel Arria 10 Entwicklungskit und testen Sie den Kalibrierungsstatus mithilfe des EMIF-Toolkits
- Intel Arria 10 External Memory Interface Toolkit
- Intel Arria 10-EMIF-Beispiel-Datenverkehrsgenerator
- Verwendung des Soft-Nios®-Prozessors zum Debuggen Intel Arria 10 externe Speicherschnittstellen
Haben Sie noch Fragen?
Empfohlene Leseempfehlung
Informationen zum geistigen Eigentum (EXTERNAL Memory Interface, EMIF) finden Sie in den folgenden EMIF IP-Benutzerhandbüchern:
- INTEL STRATIX 10 IP-Benutzerhandbuch für externe Speicherschnittstellen
- Benutzerhandbuch für Intel Stratix 10 MX HBM2 IP
- INTEL ARRIA 10 IP-Benutzerhandbuch für externe Speicherschnittstellen
- Intel Cyclone 10 IP-Benutzerhandbuch für externe Speicherschnittstellen
- PHY Lite für Parallelschnittstellen Intel® FPGA IP Core Benutzerhandbuch
Empfohlene Schulung
Schulungskurse zu externen Speicherschnittstellen finden Sie in den folgenden Schulungskatalogen:
Andere Technologien
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