Externe Speicherschnittstellen IP Support Center

Willkommen auf der External Memory Interface (EMIF) Support-Seite! Hier finden Sie Informationen zu Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 und Intel® Cyclone® 10 FPGAs zur Planung, Gestaltung, Implementierung und Verifizierung Ihrer externen Speicherschnittstellen. Auf dieser Seite finden Sie auch Debug-, Schulungs- und andere Ressourcenmaterialien.

Diese Seite ist so eingerichtet, dass sie Sie von Anfang bis Ende durch den Designprozess führt.

Supportressourcen zu anderen FPGAs finden Sie unter den folgenden Links: Dokumentationsarchiv, Schulungskurse, Videos und Webcasts, Designbeispiele, Wissensdatenbankund externe Speicherschnittstelle.

Erste Schritte

1. Geräteauswahl

Wie wähle ich ein Gerät aus?

Es stehen zwei Tools zur Verfügung, mit denen Sie einen Intel® FPGA basierend auf Ihren Speicheranforderungen auswählen können:

Wie wähle ich ein geistiges Eigentum (IP) eines externen Speichers aus?

Informationen zu den verschiedenen verfügbaren IP-Inhalten (Memory Intellectual Property, IP) finden Sie im folgenden Online-Schulungsplan:

2. Benutzerhandbücher und Dokumentation

Intel Agilex Geräte

EMIF IP Benutzerhandbuch

• Externe Speicherschnittstellen Intel Agilex FPGA IP Benutzerhandbuch

Entwurfsbeispiel-Benutzerhandbuch

• Externe Speicherschnittstellen Intel Agilex FPGA IP Design Beispiel Benutzerhandbuch

Versionshinweise

• Externe Speicherschnittstellen Intel Agilex FPGA IP Core Versionshinweise

Pin-Out-Dateien

• Intel Agilex Device Pin-Out und EMIF Address/Command Pin Out

Intel Stratix 10 Geräte

EMIF IP Benutzerhandbuch

• Externe Speicherschnittstellen Intel Stratix 10 FPGA IP Benutzerhandbuch

Entwurfsbeispiel-Benutzerhandbuch

• Externe Speicherschnittstellen Intel Stratix 10 FPGA IP Design Beispiel Benutzerhandbuch

Versionshinweise

• Externe Speicherschnittstellen Intel Stratix 10 FPGA IP Core Versionshinweise

Pin-Out-Dateien

• Intel Stratix 10 Device Pin-Out und EMIF Address/Command Pin-Out

Intel Arria 10 Geräte

EMIF IP Benutzerhandbuch

• Externe Speicherschnittstellen Intel Arria 10 FPGA IP Benutzerhandbuch

Entwurfsbeispiel-Benutzerhandbuch

• Externe Speicherschnittstellen Intel Arria 10 FPGA IP Design Beispiel Benutzerhandbuch

Versionshinweise

• Intel Arria 10 FPGA IP Core – Versionshinweise

Pin-Out-Dateien

• Intel Arria 10 Geräte-Pinbelegung und EMIF-Adresse/Befehls-Pinbelegung

Intel Cyclone 10 Geräte

EMIF IP Benutzerhandbuch

• Externe Speicherschnittstellen Intel Cyclone 10 GX FPGA IP Benutzerhandbuch

Entwurfsbeispiel-Benutzerhandbuch

• Externe Speicherschnittstellen Intel Cyclone 10 GX FPGA IP Design Beispiel Benutzerhandbuch

Versionshinweise

• Externe Speicherschnittstellen Intel Cyclone 10 FPGA IP Core Versionshinweise

Pin-Out-Dateien

• Intel Cyclone 10 Device Pin-Out und EMIF Address/Command Pin-Out

Intel FPGA PHY Lite

• PHY Lite für parallele Schnittstellen Intel FPGA IP Core Benutzerhandbuch

Intel FPGA HBM2 Benutzerhandbuch

• Intel FPGA IP-Benutzerhandbuch für Speicher mit hoher Bandbreite (HBM2) Schnittstelle

3. EMIF IP-Generierung

Wo finde ich Informationen zur EMIF-IP?

Informationen zum geistigen Eigentum (External Memory Interface, EMIF) finden Sie in den folgenden IP-Benutzerhandbüchern für externe Speicherschnittstellen:

• Weitere Informationen finden Sie im Abschnitt "Benutzerhandbücher"

Wie erzeuge ich die EMIF-IP?

Ausführliche Informationen zu EMIF-IP-Parametern (External Memory Interface) für geistiges Eigentum (External Memory Interface) finden Sie in den folgenden protokollspezifischen Abschnitten in den folgenden EMIF-IP-Benutzerhandbüchern:

Hinweis: Weitere Informationen zu "How Do I Generate IP" finden Sie in den Abschnitten "Benutzerhandbuch" und "Schulungskurs und Video".

Wie führe ich eine Funktionssimulation durch?

Ausführliche Informationen zur Simulation des geistigen Eigentums (External Memory Interface, EMIF) finden Sie im folgenden Abschnitt der EMIF-IP-Benutzerhandbücher:

• Intel Agilex Simulating Memory IP
• Intel Stratix 10 Simulating Memory IP
• Intel Stratix 10 MX Simulating HBM2 IP
• Intel Arria 10 Simulating Memory IP
• Intel Cyclone 10 Simulating Memory IP

Anweisungen zum Generieren eines EMIF-Simulationsentwurfsbeispiels und zum Ausführen von Simulationen mit der ModelSim*-Intel FPGA-Simulationssoftware finden Sie in den folgenden Abschnitten der EMIF IP Design Example User Guides:

• Intel Agilex generiert das EMIF-Designbeispiel für die Simulation
• Intel Stratix 10 Generieren des EMIF-Designbeispiels für die Simulation
• Intel Arria 10 Generieren des EMIF-Designbeispiels für die Simulation
• Intel Cyclone 10 Generieren des EMIF-Designbeispiels für die Simulation

Informationen zum Überprüfen eines EMIF-Designs finden Sie im Abschnitt "Schulungskurse und Video" für den Kurs "Überprüfen der IP-Speicherschnittstellen".

Wo finde ich Informationen zu FPGA-Ressourcen und Pin-Platzierung?

Ausführliche Informationen zu EMIF-PINs (External Memory Interface) finden Sie in den folgenden protokollspezifischen Abschnitten in den folgenden EMIF-IP-Benutzerhandbüchern (Intellectual Property):

Zur vereinfachten E/A-Platzierung finden Sie im Interface Planner ein benutzerfreundliches Drag-and-Drop-Tool, das in der Intel Quartus Prime Pro Edition-Software für Intel Arria 10 und Intel Stratix 10 FPGAs verfügbar ist. In den folgenden Videos finden Sie Informationen zur Verwendung des Interface Planner und seiner Vorteile:

• Interface Planner für EMIF-Video (Teil 1)
• Interface Planner für EMIF-Video (Teil 2)

Weitere Informationen zu Interface Planner für Ressourcenstandortzuweisungen finden Sie im folgenden Online-Schulungsplan:

Zusätzliche Ressourcen

Was ist Ping Pong PHY?

Ping Pong PHY ermöglicht es zwei Speicherschnittstellen, Adress- und Befehlsbusse gemeinsam zu nutzen. Dies wird für DDR3- und DDR4-Protokolle sowie für Stratix® V-, Intel Arria 10- und Intel Stratix 10-FPGAs unterstützt. Im folgenden Video finden Sie Informationen zum Konzept von Ping Pong PHY, seinen Vorteilen und einer Analyse der Simulationsergebnisse:

• DDR4 Ping Pong PHY Video

Wo finde ich Informationen zu PHYLite?

Mit THEPHYLite IP können Sie benutzerdefinierte Speicherschnittstellen-PHY-Blöcke für Intel Arria 10 und Intel Stratix 10 FPGAs erstellen. Ausführliche Informationen zur PHYLite IP finden Sie im folgenden Benutzerhandbuch:

• PHYLite für parallele Schnittstellen IP Core Benutzerhandbuch

Detaillierte Informationen zur richtigen Zuweisung von Pinbelegungen für PHYLite basierend auf verschiedenen DQ/DQS-Gruppengrößen finden Sie im folgenden Video:

• PHYLite Group Pin Placement Video (Hinweis: Das Video gilt auch für Intel Stratix 10 Geräte.)

Die PHYLite IP unterstützt viele verschiedene I/O-Standards und Abschlusswerte auf Ein- und Ausgangspuffern für Intel Arria 10 und Intel Stratix 10 FPGAs. Im folgenden Video finden Sie Informationen zum Erstellen eines OCT-Blocks (On-Chip-Termination) und zum Verknüpfen mit dem terminierten E/A-Puffer in der PHYLite-IP:

• OCT-Block für PHYLite Video

4. Board Design und Simulation

Wo finde ich Informationen zu Board-Layout und -Design?

Detaillierte Informationen zum Layout und Design der EMIF-Platine (External Memory Interface) finden Sie in den folgenden protokollspezifischen Abschnitten in den folgenden EMIF-Benutzerhandbüchern für geistiges Eigentum (IP):

Wie führe ich eine Board-/Kanalsimulation durch?

Informationen zum Messen von ISI-Interferenzen (Write-and-Read Intersymbol Interference) und Crosstalk, zum Anordnen von Befehls-, Adress-, Steuerungs- und Datenpins sowie zu Einschränkungen bei der Platzierung von E/A-Banken finden Sie in den folgenden Richtlinien:

• Richtlinien für die Simulation von Intel Arria 10 Device Channel
• Berechnung des Kanalverlusts aus den DDRx-Simulationsrichtlinien (Hinweis: Die Intel Arria 10-Kanalrichtlinien gelten auch für Intel Stratix 10-Geräte)

Wie berechne ich Board Skew und Channel Loss?

Es stehen zwei Tools zur Verfügung, mit denen Sie die Neigung und den Kanalverlust der Platine berechnen können:

Wo finde ich Informationen zur Zeitschließung?

Informationen zum Timing-Verschluss des External Memory Interface (EMIF) finden Sie im folgenden Abschnitt der EMIF-Benutzerhandbücher für geistiges Eigentum (IP):

• Intel Agilex EMIF IP Timing Verschluss
• Intel Stratix 10 EMIF IP Timing Verschluss
• Intel Arria 10 EMIF IP Timing Verschluss
• Intel Cyclone 10 EMIF IP Timing Verschluss

5. Debuggen

Wie debugge ich mein externes Speicherschnittstellendesign?

Informationen zum Debuggen des geistigen Eigentums (External Memory Interface, EMIF) finden Sie im folgenden Abschnitt der EMIF-IP-Benutzerhandbücher:

• Intel Agilex EMIF IP-Debugging
• Intel Stratix 10 EMIF IP-Debugging
• Intel Arria 10 EMIF IP-Debugging
• Intel Cyclone 10 EMIF IP-Debugging

Das wichtigste für das Debuggen verfügbare Tool ist das EMIF Debug Toolkit:

Wie verwende ich das EMIF Debug Toolkit?

Schrittweise Anleitungen zum Inline-Chain mehrerer Speicherschnittstellen für die Kompatibilität mit dem EMIF Debug Toolkit finden Sie im folgenden Benutzerhandbuch:

• Handbuch zum Debuggen mehrerer Speicherschnittstellen

Die im EMIF Debug Toolkit verfügbare Funktion zum Lesen/Schreiben von 2D-Augendiagrammen generiert Augendiagramme mit Lese- und Schreibzugriff für jeden Datenpin. Im folgenden Video finden Sie Informationen zu wichtigen Spannungsreferenzparametern während des EMIF-IP-Erzeugungsprozesses und zur Verwendung der 2D-Augendiagramm-Funktion:

• Video zum 2D-Augendiagramm

Mit dem Traffic Generator 2.0 können Sie Ihre externe Speicherschnittstelle durch anpassbaren Datenverkehr und Testmuster testen und debuggen. Ausführliche Informationen zur Verwendung der Funktion Traffic Generator 2.0 finden Sie in der folgenden Anleitung und in den folgenden Videos:

• Traffic Generator 2.0 Anleitung
• Traffic Generator 2.0 Video (in Kürze verfügbar)

Mit der Driver Margining-Funktion können Sie lese- und schreibgeschützte Margining-Daten pro Pin während des Datenverkehrs im Benutzermodus erfassen. In den folgenden Videos finden Sie Informationen zu den Unterschieden zwischen Treiber-Margining und Kalibrierungs-Margining sowie Anweisungen zur Verwendung der Driver Margining-Funktion:

• Driver Margining Video (Teil 1)
• Driver Margining Video (Teil 2)

Informationen zum Debuggen eines EMIF-Entwurfs finden Sie im folgenden Online-Schulungsplan:

Wo finde ich Informationen zur Optimierung der Controller-Leistung?

Informationen zur Leistung und Effizienz des Controllers finden Sie im folgenden Abschnitt in den EMIF-Benutzerhandbüchern (Intellectual Propertys, geistiges Eigentum) für externe Speicherschnittstellen(IP):

• Intel Agilex Optimierende Controller-Leistung
• Intel Stratix 10 Optimieren der Controller-Leistung
• Intel Stratix 10 HBM2 Controller-Leistung
• Intel Arria 10 Optimierte Controller-Leistung
• Intel Cyclone 10 Optimierung der Controller-Leistung

Wie erfahre ich von bekannten Problemen in Bezug auf EMIF?

Informationen zu aktuellen und bekannten Problemen im Zusammenhang mit der EMIF-IP finden Sie in der Knowledge Base:

• Wissensdatenbank für Intel Agilex Geräte
• Wissensdatenbank für Intel Stratix 10 Geräte
• Wissensdatenbank für Intel Arria 10 Geräte
• Wissensdatenbank für Intel Cyclone 10 Geräte

6. Schulungen und Video

Ausbildungslehrgänge

Intel Agilex Gerät

• Einführung in Speicherschnittstellen in Intel Agilex-Geräten
• Integration von Speicherschnittstellen in Intel Agilex Geräte
• Überprüfen von Speicherschnittstellen in Intel Agilex-Geräten
• On-Chip-Debugging von Speicherschnittstellen in Intel Agilex-Geräten

Intel Arria 10 und Intel Stratix 10 Geräte

• Einführung in Speicherschnittstellen IP in Intel Arria 10 und Intel Stratix 10 Geräten
• Integration von Speicherschnittstellen IP in Intel Arria 10 amd Intel Stratix 10 Geräte
• Überprüfen der IP-Adresse von Speicherschnittstellen in Intel Arria 10- und Intel Stratix 10-Geräten
• On-Chip-Debugging von Speicherschnittstellen IP in Intel Arria 10 und Intel Stratix 10 Geräten
• Überprüfen der IP-Adresse der Speicherschnittstellen in Intel Arria 10-Geräten
• HBM2-Schnittstellen (High Bandwidth Memory) in Intel Stratix 10 MX-Geräten: Implementierung

Video

• DDR4 Ping-Pong Phy (unterstützte Geräte sind Stratix V, Intel Arria 10 und Intel Stratix 10)
  
• Einführung in den BluePrint Platform Designer für das Design externer Speicherschnittstellen Teil 1 von 2
• Einführung in den BluePrint Platform Designer für das Design externer Speicherschnittstellen Teil 2 von 2
• So implementieren Sie Package Deskew im externen Speicherschnittstellendesign in Intel Stratix 10 und Intel Arria 10
• Board Timing für Intel Arria 10 EMIF IP
• Implementieren von Over Constraint in Intel Arria 10 External Memory Interface
• Automatisierte Überprüfung der Intel® FPGA External Memory Interfaces Board Layout Guidelines
• So erstellen Sie das RLDRAM3 EMIF-Design für das Intel Arria 10 Development Kit und testen den Kalibrierungsstatus mit dem EMIF-Toolkit
• Intel Arria 10 Toolkit für externe Speicherschnittstellen
• Intel Arria 10 EMIF Beispiel Traffic Generator
• Verwenden des Soft Nios®Prozessors zum Debuggen externer Intel Arria 10-Speicherschnittstellen

Noch Fragen?

Empfohlene Lektüre

Informationen zum geistigen Eigentum (External Memory Interface, EMIF) finden Sie in den folgenden EMIF-IP-Benutzerhandbüchern:

• Intel Stratix 10 Externe Speicherschnittstellen IP-Benutzerhandbuch
• Intel Stratix 10 MX HBM2 IP Benutzerhandbuch
• Intel Arria 10 Externe Speicherschnittstellen IP-Benutzerhandbuch
• Intel Cyclone 10 Externe Speicherschnittstellen IP-Benutzerhandbuch
• PHY Lite für parallele Schnittstellen Intel® FPGA IP Core Benutzerhandbuch

Empfohlene Schulung

Schulungen zu externen Speicherschnittstellen finden Sie in den folgenden Schulungskatalogen:

• Vorlesungsverzeichnis
• Legacy-Kurskatalog