Externe Speicherschnittstellen IP Support Center

Willkommen auf der External Memory Interface (EMIF) Support-Seite! Hier finden Sie Informationen zu Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 und Intel® Cyclone® 10 FPGAs zur Planung, Gestaltung, Implementierung und Verifizierung Ihrer externen Speicherschnittstellen. Auf dieser Seite finden Sie auch Debug-, Schulungs- und andere Ressourcenmaterialien.

Diese Seite ist so eingerichtet, dass sie Sie von Anfang bis Ende durch den Designprozess führt.

Supportressourcen zu anderen FPGAs finden Sie unter den folgenden Links: Dokumentationsarchiv, Schulungskurse, Videos und Webcasts, Designbeispiele, Wissensdatenbankund externe Speicherschnittstelle.

Erste Schritte

1. Geräteauswahl

Wie wähle ich ein Gerät aus?

Es stehen zwei Tools zur Verfügung, mit denen Sie einen Intel® FPGA basierend auf Ihren Speicheranforderungen auswählen können:

EMIF-Geräteauswahl

EMIF-Spezifikationsschätzer

Funktionen

  • Bestimmt Speicherschnittstellen, die erforderlich sind, um eine gewünschte Bandbreite zu erreichen
  • Berechnet die Bandbreite basierend auf ausgewählten Speicherkonfigurationen
  • Zeigt alle Intel Agilex, Intel Stratix 10 und Intel Arria 10 FPGAs an, die ausgewählte Speicherschnittstellen unterstützen.
  • Bestimmt die Leistung, die für eine bestimmte Konfiguration der ausgewählten Intel FPGA-Gerätefamilie erzielt werden kann
  • Zeigt die maximale Frequenz für jede FPGA-Familie, Geschwindigkeitsklasse und EMIF-Konfiguration basierend auf der Filterauswahl an
  • Finden und vergleichen Sie die Leistung aller unterstützten externen Speicherschnittstellen und Konfigurationen für unsere FPGAs.

Geräteunterstützung

  • Intel Agilex FPGAs
  • Intel Stratix 10 FPGAs
  • Intel Arria 10 FPGAs
  • Alle Intel FPGAs

Betriebsmittel

EMIF-Werkzeuge

EMIF Device Selector Tool herunterladen

Seite "EMIF-Spezifikationsschätzung" öffnen

Wie wähle ich ein geistiges Eigentum (IP) eines externen Speichers aus?

Informationen zu den verschiedenen verfügbaren IP-Inhalten (Memory Intellectual Property, IP) finden Sie im folgenden Online-Schulungsplan:

Ausbildungslehrgang

Beschreibung

Einführung in Speicherschnittstellen IP in Intel FPGA-Geräten

Dieser Kurs behandelt die verschiedenen verfügbaren Optionen für externe Speicherschnittstellen sowie die Architektur- und Festplatten-Controller-Funktionen für Intel Stratix 10 und Intel Arria 10 FPGAs

HBM2-Schnittstellen (High Bandwidth Memory) in Intel Stratix 10 MX-Geräten: Einführung, Architektur

Dieser Kurs behandelt die Vorteile der Integration von Speicher mit hoher Bandbreite in die Intel Stratix 10 MX FPGA-Geräte, Funktionen und Optionen für den gehärteten HBM-Controller sowie die Generierung der HBM2-IP

HBM2-Schnittstellen (High Bandwidth Memory) in Intel Stratix 10 MX-Geräten: HBMC-Funktionen

Dieser Kurs behandelt die Funktionen und Optionen für den gehärteten HBM-Controller und die Arm* AMBA 4 AXI-Schnittstelle zwischen Der Steuerung und der Benutzerlogik

Übersicht über die SoC-Hardware: Verbindung und Speicher

Dieser Kurs behandelt die Funktionen des Hard Processor Subsystem (HPS) SDRAM und der AMBA AXI Bridge Architektur

2. Benutzerhandbücher und Dokumentation

Intel Agilex Geräte

EMIF IP Benutzerhandbuch

Entwurfsbeispiel-Benutzerhandbuch

Versionshinweise

Pin-Out-Dateien

Intel Stratix 10 Geräte

EMIF IP Benutzerhandbuch

Entwurfsbeispiel-Benutzerhandbuch

Versionshinweise

Pin-Out-Dateien

Intel Arria 10 Geräte

EMIF IP Benutzerhandbuch

Entwurfsbeispiel-Benutzerhandbuch

Versionshinweise

Pin-Out-Dateien

Intel Cyclone 10 Geräte

EMIF IP Benutzerhandbuch

Entwurfsbeispiel-Benutzerhandbuch

Versionshinweise

Pin-Out-Dateien

Intel FPGA PHY Lite

Intel FPGA HBM2 Benutzerhandbuch

3. EMIF IP-Generierung

Wo finde ich Informationen zur EMIF-IP?

Informationen zum geistigen Eigentum (External Memory Interface, EMIF) finden Sie in den folgenden IP-Benutzerhandbüchern für externe Speicherschnittstellen:

  • Weitere Informationen finden Sie im Abschnitt "Benutzerhandbücher"

Wie erzeuge ich die EMIF-IP?

Ausführliche Informationen zu EMIF-IP-Parametern (External Memory Interface) für geistiges Eigentum (External Memory Interface) finden Sie in den folgenden protokollspezifischen Abschnitten in den folgenden EMIF-IP-Benutzerhandbüchern:

Intel Agilex

Intel Stratix 10

Intel Arria 10

Intel Cyclone 10

EMIF IP Parameter Beschreibungen

Hinweis: Weitere Informationen zu "How Do I Generate IP" finden Sie in den Abschnitten "Benutzerhandbuch" und "Schulungskurs und Video".

Wie führe ich eine Funktionssimulation durch?

Ausführliche Informationen zur Simulation des geistigen Eigentums (External Memory Interface, EMIF) finden Sie im folgenden Abschnitt der EMIF-IP-Benutzerhandbücher:

Anweisungen zum Generieren eines EMIF-Simulationsentwurfsbeispiels und zum Ausführen von Simulationen mit der ModelSim*-Intel FPGA-Simulationssoftware finden Sie in den folgenden Abschnitten der EMIF IP Design Example User Guides:

Informationen zum Überprüfen eines EMIF-Designs finden Sie im Abschnitt "Schulungskurse und Video" für den Kurs "Überprüfen der IP-Speicherschnittstellen".

Wo finde ich Informationen zu FPGA-Ressourcen und Pin-Platzierung?

Ausführliche Informationen zu EMIF-PINs (External Memory Interface) finden Sie in den folgenden protokollspezifischen Abschnitten in den folgenden EMIF-IP-Benutzerhandbüchern (Intellectual Property):

Intel Agilex

Intel Stratix 10

Intel Arria 10

Intel Cyclone 10

EMIF-Pin- und Ressourcenplanung

Zur vereinfachten E/A-Platzierung finden Sie im Interface Planner ein benutzerfreundliches Drag-and-Drop-Tool, das in der Intel Quartus Prime Pro Edition-Software für Intel Arria 10 und Intel Stratix 10 FPGAs verfügbar ist. In den folgenden Videos finden Sie Informationen zur Verwendung des Interface Planner und seiner Vorteile:

Weitere Informationen zu Interface Planner für Ressourcenstandortzuweisungen finden Sie im folgenden Online-Schulungsplan:

Ausbildungslehrgang

Beschreibung

Schnelles & einfaches I/O-Systemdesign mit Interface Planner

Dieser Kurs behandelt die Implementierung eines Grundrisses für Designressourcen mit Interface Planner

Zusätzliche Ressourcen

Was ist Ping Pong PHY?

Ping Pong PHY ermöglicht es zwei Speicherschnittstellen, Adress- und Befehlsbusse gemeinsam zu nutzen. Dies wird für DDR3- und DDR4-Protokolle sowie für Stratix® V-, Intel Arria 10- und Intel Stratix 10-FPGAs unterstützt. Im folgenden Video finden Sie Informationen zum Konzept von Ping Pong PHY, seinen Vorteilen und einer Analyse der Simulationsergebnisse:

Wo finde ich Informationen zu PHYLite?

Mit THEPHYLite IP können Sie benutzerdefinierte Speicherschnittstellen-PHY-Blöcke für Intel Arria 10 und Intel Stratix 10 FPGAs erstellen. Ausführliche Informationen zur PHYLite IP finden Sie im folgenden Benutzerhandbuch:

Detaillierte Informationen zur richtigen Zuweisung von Pinbelegungen für PHYLite basierend auf verschiedenen DQ/DQS-Gruppengrößen finden Sie im folgenden Video:

Die PHYLite IP unterstützt viele verschiedene I/O-Standards und Abschlusswerte auf Ein- und Ausgangspuffern für Intel Arria 10 und Intel Stratix 10 FPGAs. Im folgenden Video finden Sie Informationen zum Erstellen eines OCT-Blocks (On-Chip-Termination) und zum Verknüpfen mit dem terminierten E/A-Puffer in der PHYLite-IP:

4. Board Design und Simulation

Wo finde ich Informationen zu Board-Layout und -Design?

Detaillierte Informationen zum Layout und Design der EMIF-Platine (External Memory Interface) finden Sie in den folgenden protokollspezifischen Abschnitten in den folgenden EMIF-Benutzerhandbüchern für geistiges Eigentum (IP):

Intel Stratix 10

Intel Arria 10

Intel Cyclone 10

Intel Agilex

EMIF-Board-Design-Richtlinien

Wie führe ich eine Board-/Kanalsimulation durch?

Informationen zum Messen von ISI-Interferenzen (Write-and-Read Intersymbol Interference) und Crosstalk, zum Anordnen von Befehls-, Adress-, Steuerungs- und Datenpins sowie zu Einschränkungen bei der Platzierung von E/A-Banken finden Sie in den folgenden Richtlinien:

Wie berechne ich Board Skew und Channel Loss?

Es stehen zwei Tools zur Verfügung, mit denen Sie die Neigung und den Kanalverlust der Platine berechnen können:

Brett-Schräge-Parameter-Werkzeug

Tool zur Berechnung von Kanalverlusten

Funktionen

  • Berechnet die Leiterplattenverzerrung aufgrund von Leiterbahnen und Multi-Rank-Designs
  • Berechnet Kanalverluste aufgrund von Intersymbol Interference (ISI) und Übersprechen bei Befehls-, Adress-, Steuerungs- und Datensignalen

Unterstützen

  • Intel Arria 10 und Intel Stratix 10 FPGAs
  • DDR-Speicherprotokolle
  • Nur kompatibel mit Mentor Graphics HyperLynx Signal Integrity Software

Werkzeuge

Wo finde ich Informationen zur Zeitschließung?

Informationen zum Timing-Verschluss des External Memory Interface (EMIF) finden Sie im folgenden Abschnitt der EMIF-Benutzerhandbücher für geistiges Eigentum (IP):

5. Debuggen

Wie debugge ich mein externes Speicherschnittstellendesign?

Informationen zum Debuggen des geistigen Eigentums (External Memory Interface, EMIF) finden Sie im folgenden Abschnitt der EMIF-IP-Benutzerhandbücher:

Das wichtigste für das Debuggen verfügbare Tool ist das EMIF Debug Toolkit:

EMIF Debug Toolkit

Funktionen

  • Zeigt die Margen vor und nach der Kalibrierung pro DQS-Gruppe und DQ-Pin an
  • Generiert Lese-/Schreib-Augendiagramme pro DQ-Pin (2D-Augendiagramm)
  • Ermöglicht einen anpassbaren Echtzeit-Traffic-Generator für Test/Debug (Traffic Generator 2.0)
  • Erfasst Lese-/Schreibmargen während des Datenverkehrs im Benutzermodus (Driver Margining)

Unterstützen

  • Kompatibel mit EMIF-Design-Beispielprojekten und kundenspezifischen EMIF-Designs mit einer oder mehreren Speicherschnittstellen
  • Unterstützt alle Speicherprotokolle

Zugänglichkeit

  • Zugriff über die Intel Quartus Prime Software (Tools > System Debugging Tools > External Memory Interface Toolkit)

Wie verwende ich das EMIF Debug Toolkit?

Schrittweise Anleitungen zum Inline-Chain mehrerer Speicherschnittstellen für die Kompatibilität mit dem EMIF Debug Toolkit finden Sie im folgenden Benutzerhandbuch:

Die im EMIF Debug Toolkit verfügbare Funktion zum Lesen/Schreiben von 2D-Augendiagrammen generiert Augendiagramme mit Lese- und Schreibzugriff für jeden Datenpin. Im folgenden Video finden Sie Informationen zu wichtigen Spannungsreferenzparametern während des EMIF-IP-Erzeugungsprozesses und zur Verwendung der 2D-Augendiagramm-Funktion:

Mit dem Traffic Generator 2.0 können Sie Ihre externe Speicherschnittstelle durch anpassbaren Datenverkehr und Testmuster testen und debuggen. Ausführliche Informationen zur Verwendung der Funktion Traffic Generator 2.0 finden Sie in der folgenden Anleitung und in den folgenden Videos:

Mit der Driver Margining-Funktion können Sie lese- und schreibgeschützte Margining-Daten pro Pin während des Datenverkehrs im Benutzermodus erfassen. In den folgenden Videos finden Sie Informationen zu den Unterschieden zwischen Treiber-Margining und Kalibrierungs-Margining sowie Anweisungen zur Verwendung der Driver Margining-Funktion:

Informationen zum Debuggen eines EMIF-Entwurfs finden Sie im folgenden Online-Schulungsplan:

Ausbildungslehrgang

Beschreibung

On-Chip-Debugging von Speicherschnittstellen IP in Intel Arria 10 Geräten

In diesem Kurs wird behandelt, wie Sie das Debuggen mit dem EMIF Toolkit oder dem On-Chip Debug Toolkit durchführen, wie Sie Traffic Generator 2.0 verwenden und mehrere Speicherschnittstellendesigns für die Kompatibilität mit diesen Debug-Tools konfigurieren

Wo finde ich Informationen zur Optimierung der Controller-Leistung?

Informationen zur Leistung und Effizienz des Controllers finden Sie im folgenden Abschnitt in den EMIF-Benutzerhandbüchern (Intellectual Propertys, geistiges Eigentum) für externe Speicherschnittstellen(IP):

Wie erfahre ich von bekannten Problemen in Bezug auf EMIF?

Informationen zu aktuellen und bekannten Problemen im Zusammenhang mit der EMIF-IP finden Sie in der Knowledge Base:

6. Schulungen und Video

Noch Fragen?

Empfohlene Schulung

Schulungen zu externen Speicherschnittstellen finden Sie in den folgenden Schulungskatalogen:

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