Externe Speicherschnittstellen IP Support-Center

Einführung

Auf der Supportseite für externe Speicherschnittstellen (EMIF) finden Sie Informationen zu Agilex™ 7, Stratix® 10, Arria® 10 und Cyclone® 10 FPGAs zur Planung, zum Design, zur Implementierung und zur Überprüfung Ihrer externen Speicherschnittstellen. Auf dieser Seite finden Sie auch Debug-, Schulungs- und andere Ressourcenmaterialien.

Diese Seite wurde eingerichtet, um Sie von Anfang bis Ende durch den Designprozess zu führen.

Support-Ressourcen zu anderen FPGAs finden Sie unter den folgenden Links: Agilex™ 7 FPGA Interface Protocol Design Journey, FPGA Dokumentation, Schulungskurse, Videos, Designbeispiele und Wissensdatenbank.

1. Geräteauswahl

Wie wähle ich ein Gerät aus?

Es stehen zwei Tools zur Verfügung, mit denen Sie eine Intel® FPGA basierend auf Ihren Speicheranforderungen auswählen können:

Wie wähle ich eine IP mit externem Speicher aus?

Informationen zu den verschiedenen verfügbaren geistigen Eigenschaften (IP) zum Speichern finden Sie im folgenden Online-Schulungsplan:

2. Benutzerhandbücher und Dokumentation

3. EMIF-IP-Generierung

Wo finde ich Informationen zur EMIF-IP?

Informationen zum geistigen Eigentum (IP) der externen Speicherschnittstelle (EMIF) finden Sie in den folgenden IP-Benutzerhandbüchern für externe Speicherschnittstellen:

• Weitere Informationen finden Sie im Abschnitt "Benutzerhandbücher"

Wie generiere ich die EMIF-IP?

Ausführliche Informationen zu den IP-Parametern (External Memory Interface, EMIF) finden Sie in den folgenden protokollspezifischen Abschnitten der folgenden EMIF-IP-Benutzerhandbücher:

Wie führe ich eine Funktionssimulation durch?

Ausführliche Informationen zur Simulation des geistigen Eigentums (IP) der externen Speicherschnittstelle (EMIF) finden Sie im folgenden Abschnitt der EMIF-IP-Benutzerhandbücher:

• Agilex™ 7 F & I Serie FPGA EMIF IP – Simulation von Speicher IP
• Agilex™ 7 M-Serie FPGA EMIF IP – Simulieren von Speicher IP
• Agilex™ 5 FPGA EMIF IP – Simulieren von Speicher IP
• Stratix® 10 simuliert Speicher-IP
• Stratix® 10 MX simuliert HBM2 IP
• Arria® 10 simulieren Speicher-IP
• Cyclone® 10 simulieren Speicher-IP

Anweisungen zum Generieren eines EMIF-Simulationsdesignbeispiels und zum Ausführen von Simulationen mit der Simulationssoftware ModelSim*-Intel FPGA finden Sie in den folgenden Abschnitten der Benutzerhandbücher zum EMIF-IP-Designbeispiel:

• Agilex™ 7 FPGA - Generieren des EMIF-Designbeispiels für die Simulation
• Stratix® 10: Generieren des EMIF-Designbeispiels für die Simulation
• Arria® 10: Generieren des EMIF-Designbeispiels für die Simulation
• Cyclone® 10: Generieren des EMIF-Designbeispiels für die Simulation

Informationen zur Verifizierung eines EMIF-Designs finden Sie im Abschnitt "Schulungskurse und Video" des Kurses "Verifizieren von Memory Interfaces IP".

Wo finde ich Informationen zur FPGA Ressource und zur Pin-Platzierung?

Ausführliche Informationen zu den Pins der External Memory Interface (EMIF) finden Sie in den folgenden protokollspezifischen Abschnitten der folgenden EMIF-Benutzerhandbücher für geistiges Eigentum (IP):

Zur vereinfachten I/O-Platzierung finden Sie im Schnittstellenplaner ein benutzerfreundliches Drag-and-Drop-Tool, das in der Intel Quartus Prime Pro Edition-Software für Arria® 10 und Stratix® 10 FPGAs verfügbar ist. In den folgenden Videos finden Sie Informationen zur Verwendung des Schnittstellenplaners und seinen Vorteilen:

• Einführung von BluePrint Platform Designer für externe Speicherschnittstellendesigns Teil 1 von 2
• Einführung von BluePrint Platform Designer für externe Speicherschnittstellendesigns Teil 2 von 2

Weitere Informationen zum Schnittstellenplaner für Ressourcenstandortzuweisungen finden Sie im folgenden Online-Schulungsplan:

Zusätzliche Ressourcen

Was ist Ping Pong PHY?

• Ping Pong PHY ermöglicht es zwei Speicherschnittstellen, Adress- und Befehlsbusse gemeinsam zu nutzen. Dies wird für DDR3- und DDR4-Protokolle sowie für Stratix® V, Arria® 10 und Stratix® 10 FPGAs unterstützt. Im folgenden Video finden Sie Informationen über das Konzept von Ping Pong PHY, seine Vorteile und eine Analyse der Simulationsergebnisse:
  • DDR4 Ping Pong PHY Video

Wo finde ich Informationen zu PHYLite?

• Mit dem PHYLite IP können Sie benutzerdefinierte Speicherschnittstellen-PHY-Blöcke für Arria® 10 und Stratix® 10 FPGAs erstellen. Detaillierte Informationen zu PHYLite IP finden Sie in der folgenden Bedienungsanleitung:
  • PHY Lite für parallele Schnittstellen Intel® FPGA IP Anleitung
• Detaillierte Informationen zur korrekten Zuweisung von Pinbelegungen für PHYLite basierend auf verschiedenen DQ/DQS-Gruppengrößen finden Sie im folgenden Video:
  • Video zur Platzierung der PHYLite-Gruppenstifte (Hinweis: Das Video gilt auch für Stratix® 10 Geräte.)
• Der PHYLite IP unterstützt viele verschiedene E/A-Standards und Abschlusswerte auf Eingangs- und Ausgangspuffern für Arria® 10 und Stratix® 10 FPGAs. Im folgenden Video erfahren Sie, wie Sie einen On-Chip-Termination (OCT)-Block erstellen und wie Sie ihn mit dem terminierten I/O-Puffer in der PHYLite IP verknüpfen:
  • So erstellen Sie den OCT-Block für den kalibrierten Terminierungs-IO-Puffer in Altera PHYLIte IP

4. Board-Design und Simulation

Wo finde ich Informationen zum Mainboard-Layout und -Design?

Ausführliche Informationen zum Layout und Design der externen Speicherschnittstelle (EMIF) finden Sie in den folgenden protokollspezifischen Abschnitten der folgenden EMIF-Benutzerhandbücher für geistiges Eigentum (IP):

Wie führe ich eine Board/Kanal-Simulation durch?

Informationen zum Messen von ISI-Interferenzen (Write-and-Read-Intersymbol-Interferenzen) und Übersprechen, zur Anordnung von Befehls-, Adress-, Steuer- und Datenpins sowie zu Beschränkungen für die Platzierung von E/A-Bänken finden Sie in den folgenden Richtlinien:

• Arria® 10 Richtlinien für die Simulation von Gerätekanälen
• Berechnung des Kanalverlusts aus den DDRx-Simulationsrichtlinien (Hinweis: Die Arria® 10-Kanal-Richtlinien gelten auch für Stratix® 10-Geräte)

Wie berechne ich den Board Skew und den Kanalverlust?

Wo finde ich Informationen zum zeitlichen Abschluss?

Informationen zum zeitlichen Abschluss der externen Speicherschnittstelle (EMIF) finden Sie im folgenden Abschnitt des EMIF-Benutzerhandbuchs für geistiges Eigentum (IP):

• Agilex™ 7 F & I Serie FPGA EMIF IP Timing-Abschluss
• Agilex™ 7 M Serie EMIF IP Timing-Abschluss
• Agilex™ 5 Geräte EMIF IP Timing-Abschluss
• Stratix® 10 EMIF IP Timing-Abschluss
• Arria® 10 EMIF IP Timing-Abschluss
• Cyclone® 10 EMIF IP Timing-Abschluss

5. Debuggen

Wie debugge ich mein externes Speicherschnittstellendesign?

Informationen zum Debuggen des geistigen Eigentums (IP) der externen Speicherschnittstelle (EMIF) finden Sie im folgenden Abschnitt der EMIF-IP-Benutzerhandbücher:

• Agilex™ 7 Geräte – EMIF IP Debugging
  
  • Agilex™ 7 Geräte – EMIF Self-Debug Guide Tool
• Stratix® 10 EMIF IP Debugging
  • Stratix® 10 - EMIF IP Selbstdebug-Leitfaden Tool
• Arria® 10 EMIF IP Debugging
• Cyclone® 10 EMIF IP Debugging

Wie verwende ich das EMIF Debug Toolkit?

Eine Schritt-für-Schritt-Anleitung zum Verketten mehrerer Speicherschnittstellen für die Kompatibilität mit dem EMIF Debug Toolkit finden Sie im folgenden Benutzerhandbuch:

• Leitfaden zum Debuggen mehrerer Speicherschnittstellen

Die im EMIF Debug Toolkit verfügbare Funktion zum Lesen/Schreiben von 2D-Augendiagrammen generiert Lese- und Schreibaugendiagramme für jeden Datenpin. Im folgenden Video finden Sie Informationen zu wichtigen Spannungsreferenzparametern während des EMIF-IP-Generierungsprozesses und zur Verwendung der 2D-Augendiagramm-Funktion:

• Arria® 10 externe Speicherschnittstelle Lese- und Schreib-2D-Augendiagramm

Mit dem Traffic Generator 2.0 können Sie Ihre externe Speicherschnittstelle durch anpassbare Verkehrs- und Testmuster testen und debuggen. Detaillierte Informationen zur Verwendung der Funktion Traffic Generator 2.0 finden Sie in der folgenden Anleitung und in den Videos:

• Leitfaden zum Traffic Generator 2.0
• Traffic Generator 2.0 Video (in Kürze)

Die Treiber-Margining-Funktion ermöglicht es Ihnen, Lese- und Schreib-Margining-Daten pro Pin während des Benutzermodus-Datenverkehrs zu erfassen. In den folgenden Videos finden Sie Informationen zu den Unterschieden zwischen Driver Margining und Calibration Margining sowie Anweisungen zur Verwendung der Driver Margining-Funktion:

• Video zum Driver-Margining (Teil 1)
• Video zum Driver-Margining (Teil 2)

Wo finde ich Informationen zur Optimierung der Reglerleistung?

Informationen zur Leistung und Effizienz von Controller finden Sie im folgenden Abschnitt des Leitfadens zum geistigen Eigentum (IP) für externe Speicherschnittstellen (EMIF):

• Agilex™ optimiert die Reglerleistung
• Stratix® 10 Optimierung der Reglerleistung
• Stratix® 10 HBM2 Steuerungsleistung
• Arria® 10 Optimierung der Reglerleistung
• Cyclone® 10 zur Optimierung der Reglerleistung

Wie erfahre ich von bekannten Problemen im Zusammenhang mit EMIF?

Informationen zu aktuellen und bekannten Problemen im Zusammenhang mit EMIF-IP finden Sie in der Knowledge Base:

• Wissensdatenbank für Agilex-Geräte™
• Wissensdatenbank für Stratix® 10 Geräte
• Wissensdatenbank für Arria® 10 Geräte
• Wissensdatenbank für Cyclone® 10 Geräte

6. Schulungen und Kurzvideos

Schulungen

Agilex™ 7 Gerät

• Einführung in Speicherschnittstellen in der Agilex™ 7 FPGAs F- und I-Serie
• Integration von Speicherschnittstellen in die Agilex™ 7 FPGAs F- und I-Serie
• Verifizierung von Speicherschnittstellen in Agilex™ 7 FPGAs F- und I-Serie
• On-Chip-Debugging von Speicherschnittstellen in der Agilex™ 7 FPGAs F- und I-Serie

Arria® 10 und Stratix® 10 Geräte

• Einführung in Speicherschnittstellen IP in Intel® FPGA Geräten
• Integrieren von Speicherschnittstellen IP in Intel® FPGA Geräten
• Überprüfen der IP der Speicherschnittstellen in Intel® FPGA Geräten
• On-Chip-Debugging von Speicherschnittstellen IP in Intel® FPGA Geräten
• HBM2-Schnittstellen (High Bandwidth Memory) in Stratix® 10 MX-Geräten: Implementierung

Kurze Videos

• DDR4 Ping-Pong Phy (unterstützte Geräte sind Stratix® V, Arria® 10 und Stratix® 10)
  
• Einführung von BluePrint Platform Designer für External Memory Interface Design, Teil 1 von 2
• Einführung von BluePrint Platform Designer für External Memory Interface Design, Teil 2 von 2
• Paketentzerrung in Intel FPGA externen Speicherschnittstellen
• Board Timing für Arria® 10 EMIF IP
• Implementieren von Overconstraint in Arria® 10 External Memory Interface
• Automatische Überprüfung der Richtlinien für Intel® FPGA externen Speicherschnittstellen für das Board-Layout
• Erstellen RLDRAM3 EMIF-Design für Arria® 10 Entwicklungskit und Testen des Kalibrierungsstatus mit dem EMIF-Toolkit
• Arria® 10 Toolkit für externe Speicherschnittstellen
• Arria® 10 EMIF Beispiel Verkehrsgenerator
• Verwendung des Soft Nios®-Prozessors zum Debuggen Arria® 10 externen Speicherschnittstellen

Zusätzliche Dokumentation

Umfassende Liste FPGA Geräte und Produktkollektionen, kategorisiert nach Produktlebenszyklusphasen.

• Intel® FPGA Geräte- und Produktsupport-Sammlungen

Zusätzliche empfohlene Benutzerhandbücher

Informationen zum geistigen Eigentum (IP) der External Memory Interface (EMIF) finden Sie in den folgenden EMIF-IP-Benutzerhandbüchern:

• Externe Speicherschnittstellen Stratix® 10 FPGA IP Benutzerhandbuch
• High Bandwidth Memory (HBM2) Interface Intel® FPGA IP Benutzerhandbuch
• Arria® 10 externe Speicherschnittstellen IP-Benutzerhandbuch
• Cyclone® 10 externe Speicherschnittstellen IP-Benutzerhandbuch
• PHY Lite für parallele Schnittstellen Intel® FPGA IP Core Benutzerhandbuch

Zusätzliche Schulungen für externe Speicherschnittstellen

• Intel® FPGA Technical Training Katalog