IP-Support-Center für externe Speicherschnittstellen

EMIF-Geräteauswahlgerät

EMIF-Spezifikations-Abschätzung

Funktionen

  • Ermittelt die Speicherschnittstellen, die benötigt werden, um die gewünschte Bandbreite zu erreichen
  • Berechnet die Bandbreite basierend auf ausgewählten Speicherkonfigurationen
  • Zeigt alle Intel Agilex, Intel Stratix 10 und Intel Arria 10 FPGAs an, die ausgewählte Speicherschnittstellen unterstützen
  • Bestimmt die für bestimmte Konfigurationen der ausgewählten Intel FPGA Gerätereihe erzielbare Leistung
  • Zeigt die maximale Frequenz für jede FPGA-Reihe, die Geschwindigkeitsstufe und die EMIF-Konfiguration basierend auf Filterauswahlen an
  • Finden und vergleichen Sie die Leistung jeder unterstützten externen Speicherschnittstellen und -konfigurationen für unsere FPGAs

Geräteunterstützung

  • Intel Agilex FPGAs
  • Intel Stratix 10 FPGAs
  • Intel Arria 10 FPGAs
  • Alle Intel FPGAs

Ressourcen

EMIF-Tools

EMIF-Geräteauswahltool herunterladen

Öffnen der EMIF-Spezifikationsschätzungsseite

Schulungskurs

Beschreibung

Einführung in Die IP-Adresse von Speicherschnittstellen in Intel FPGA Geräten

Dieser Kurs behandelt die verschiedenen verfügbaren externen Speicherschnittstellenoptionen sowie die architektonischen und harten Speichercontrollerfunktionen für Intel Stratix 10 und Intel Arria 10 FPGAs

HBM2-Schnittstellen (High Bandwidth Memory) in Intel Stratix 10 MX-Geräten: Einführung, Architektur

Dieser Kurs behandelt die Vorteile der Integration von Speicher mit hoher Bandbreite in die Intel Stratix 10 MX FPGA Geräte, Funktionsmerkmale und Optionen für den verstärkten HBM-Controller und wie man die HBM2 IP generiert

HBM2-Schnittstellen (High Bandwidth Memory) in Intel Stratix 10 MX-Geräten: HBMC-Funktionen

Dieser Kurs behandelt die Funktionen und Optionen für den gehärteten HBM-Controller und die Arm* SUPPORT 4 AXI-Schnittstelle zwischen dem Controller und der Benutzerlogik.

SoC-Hardwareübersicht: Interconnect und Memory

Dieser Kurs behandelt die Funktionen des Hard Processor Subsystem (HPS) SDRAM und der STACK AXI Bridge-Architektur

Intel Agilex

Intel Stratix 10

Intel Arria 10

Intel Cyclone 10

EMIF-IP-Parameterbeschreibungen

Intel Agilex

Intel Stratix 10

Intel Arria 10

Intel Cyclone 10

EMIF-Pin- und Ressourcenplanung

Schulungskurs

Beschreibung

Schnelles und einfaches I/O-Systemdesign mit Schnittstellenplaner

Dieser Kurs beschreibt die Implementierung eines Designressourcen-Grundrisses mithilfe des Schnittstellenplaners

Intel Agilex

Intel Stratix 10

Intel Arria 10

Intel Cyclone 10

EMIF-Mainboarddesign-Richtlinien

Tool für Mainboard-Skew-Parameter

Tool zur Berechnung von Kanalverlusten

Funktionen

  • Berechnet die Platinenverzerrung aufgrund von LEITERPLATTEN-Leiterbahnen und Multi-Rank-Designs
  • Berechnet Kanalverlust aufgrund von Intersymbol-Interferenz (ISI) und Übersprechen bei Befehls-, Adress-, Steuerungs- und Datensignalen

Unterstützung

  • Intel Arria 10 und Intel Stratix 10 FPGAs
  • DDR-Speicherprotokolle
  • Nur kompatibel mit Mentor Graphics HyperLynx Signal Integrity Software

Werkzeuge

EMIF-Debugging-Toolkit

Funktionen

  • Zeigt die Spannen vor und nach der Kalibrierung pro DQS-Gruppe und DQ-Pin an
  • Generiert Lese-/Schreib-Augendiagramme pro DQ-Pin (2-D-Augendiagramm)
  • Ermöglicht anpassbaren Echtzeit-Datenverkehrsgenerator für Test/Debugging (Datenverkehrsgenerator 2.0)
  • Erfasst Lese-/Schreib-Margen während des Datenverkehrs im Benutzermodus (Treiberrand)

Unterstützung

  • Kompatibel mit EMIF-Designbeispielprojekten und benutzerdefinierten EMIF-Designs mit einer oder mehreren Speicherschnittstellen
  • Unterstützt alle Speicherprotokolle

Zugänglichkeit

  • Über die Intel Quartus Prime Software zugänglich (Tools > System Debugging Tools > External Memory Interface Toolkit)

Schulungskurs

Beschreibung

On-Chip-Debugging von Speicherschnittstellen-IP in Intel Arria 10 Geräten

Dieser Kurs beschreibt, wie Sie das Debugging mit dem EMIF-Toolkit oder dem On-Chip Debug Toolkit durchführen, wie Sie Traffic Generator 2.0 verwenden und mehrere Speicherschnittstellendesigns für die Kompatibilität mit diesen Debug-Tools konfigurieren.

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