DisplayPort IP-Supportcenter

Willkommen im DisplayPort Intellectual Property (IP) Core Support Center!

Hier finden Sie Informationen zur Planung, Auswahl, Gestaltung, Implementierung und Verifizierung Ihrer DisplayPort IP-Cores. Es gibt auch Richtlinien, wie Sie Ihr System hochfahren und die DisplayPort-Links debuggen können. Diese Seite ist in Kategorien unterteilt, die von Anfang bis Ende an einem DisplayPort-Systementwurfsablauf ausgerichtet sind.

Genießen Sie Ihre Reise!

Support-Ressourcen für Intel® Stratix® 10, Intel Arria® 10 und Intel Cyclone® 10 Geräte finden Sie auf den folgenden Seiten. Für andere Geräte suchen Sie über die folgenden Links: Dokumentationsarchiv, Schulungskurse, Videos und Webcasts, Designbeispieleund Wissensdatenbank.

1. Geräte- und IP-Auswahl

Welche Intel® FPGA-Gerätefamilie sollte ich verwenden?

Von der Gerätefamilie unterstützte Verbindungsrate

Gerätefamilie

Dual-Symbol (20 Bit)
Modus)

Quad-Symbol (40-Bit-Modus)

FPGA-Fabric-Geschwindigkeit
Grad

Intel Stratix 10 (H-Kachel
und L-Kachel)

RBR, HBR, HBR2

RBR, HBR, HBR2, HBR3

Anmerkung: HBR3-Unterstützung 1, 2
ist vorläufig

Intel Arria 10

RBR, HBR, HBR2

RBR, HBR, HBR2,
HBR3

1, 2

Intel Cyclone® 10 GX

RBR, HBR, HBR2

RBR, HBR, HBR2,
HBR3

5, 6

Stratix® V

RBR, HBR, HBR2

RBR, HBR, HBR2

1, 2, 3

Arria® V GX/GT/GS

RBR, HBR

RBR, HBR, HBR2

3, 4, 5

Arria® V GZ

RBR, HBR, HBR2

RBR, HBR, HBR2

Jede unterstützte Geschwindigkeit
Grad

Zyklon® V

RBR, HBR

RBR, HBR

Jede unterstützte Geschwindigkeit
Grad

Was ist die DisplayPort Intel FPGA IP Core FPGA Ressourcenauslastung?

Die folgende Tabelle zeigt die Ressourceninformationen für Arria V- und Cyclone V-Geräte mit M10K.

Intel Arria 10, Intel Stratix 10 und Stratix V Geräte mit M20K.

Die Ressourcen wurden mit den folgenden Parametereinstellungen abgerufen:

  • Modus = Simplex
  • Maximale Anzahl der Fahrspuren = 4 Fahrspuren
  • Maximale Farbtiefe beim Videoeingang = 8 Bit pro Farbe (bpc)
  • Pixel-Eingabemodus = 1 Pixel pro Takt

Gerät

Bäche

Wegbeschreibungen

Symbol
pro
Uhr

Almosen

Logikregister

Gedächtnis

Primär

Sekundär

Bits

M10K oder M20K

Intel
Stratix
10
SST (Einzel
Stream)

RX

Dual

4,967

6,748

884

16,256

11

Viereck

6,976

8,344

1,112

18,816

14

TX

Dual

4,800

6,353

533

12,176

15

Viereck

7,716

8,853

641

22,688

29

Intel
Arria 10

SST (Einzel
Stream)

RX

Dual

4,322

6,851

1,283

28,288

13

Viereck

9,297

10,955

1,319

34,496

36

TX

Dual

4,978

6,330

955

12,664

15

Viereck

8,264

8,545

1,156

17,096

13

MST
(4 Streams)

RX

Viereck

36,403

38,337

2,700

105,728

88

TX

Viereck

41,999

55,483

6,000

99,808

86

Intel
Zyklon
10 GX

SST (Einzel
Stream)

RX

Dual

4,322

6,851

1,283

28,288

13

Viereck

9,297

10,955

1,319

34,496

36

TX

Dual

4,978

6,330

955

12,664

15

Viereck

8,264

8,545

1,156

17,096

13

Arria V
GX

SST

RX

Dual

7,677

9,786

661

19,648

36

Viereck

9,247

11,114

900

34,496

36

TX

Dual

8,263

10,304

320

22,816

20

Viereck

12,660

13,040

1,243

33,632

31

MST
(2 Streams)

RX

Viereck

17,996

19,619

1,884

51,328

54

TX

Viereck

22,601

26,302

2,488

57,792

62

Zyklon®
V GX

SST

RX

Dual

6,236

7,619

2,864

19,648

36

Viereck

7,769

8,925

3,190

34,496

36

TX

Dual

8,222

10,267

494

22,816

20

Stratix V

GX/Arria
V GZ

SST

RX

Viereck

12,628

13,003

1,359

33,632 31

Dual

7,743

9,972

563 19,648 36

Viereck

9,344

11,420

732 34,496 36

TX

Dual

6,725

10,067

645 22,816 20

Viereck

12,168

13,060

1,223 33,632 31

MST
(4 Streams)

RX

Viereck

31,079

27,789

3,108 56,320 48

TX

Viereck

33,218

30,363

2,613 45,696 68

Dieser Abschnitt enthält Tabellen mit Ip-Core-Variationsgrößen und Leistungsbeispielen.

In der obigen Tabelle sind die Ressourcen und die erwartete Leistung für ausgewählte Varianten aufgeführt.

Die Ergebnisse wurden mit der Intel® Quartus® Prime Software v19.1 für folgende Geräte erzielt:

  • Intel Arria 10 (10AX115S2F45I1SG)
  • Intel Cyclone 10 GX (10CX220YF780E5G)
  • Intel Stratix 10 (1SG280HU1F50E2VGS1)
  • Arria V (5AGXFB3H4F40C5)
  • Zyklon V (5CGTFD9E5F35C7)
  • Stratix V (5SGXEA7K2F40C2)

2. Design-Flow und IP-Integration

Welche Informationen/Dokumentationen zu DisplayPort sind verfügbar?

Intel Stratix 10, Intel Arria 10 und Intel Cyclone 10 Geräte

Intel Stratix 10 Geräte

  • Intel FPGA DisplayPort Design Beispiel Benutzerhandbuch für Intel Stratix 10 Geräte (HTML | PDF-Datei)

Intel Arria 10 Geräte

  • Intel FPGA DisplayPort Design Beispiel Benutzerhandbuch für Intel Arria 10 Geräte (HTML | PDF-Datei)

Intel Cyclone 10 Geräte

  • Intel FPGA DisplayPort Design Beispiel Benutzerhandbuch für Intel Cyclone 10 Geräte (HTML | PDF-Datei)

Wie erstelle ich den DisplayPort IP-Core?

Gehen Sie folgendermaßen vor, um den DisplayPort-IP-Core zu generieren:

  • Erstellen Sie ein Intel Quartus Prime-Softwareprojekt mit dem Assistenten für neue Projekte, der im Menü Datei verfügbar ist.
  • Klicken Sie im Menü Extras auf IP-Katalog.
  • Doppelklicken Sie unter Installierte IP auf Library > Interface Protocols > Audio &Video > DisplayPort Intel FPGA IP. Der Parameter-Editor wird angezeigt.
  • Geben Sie im Parameter-Editor einen Namen der obersten Ebene für Ihre benutzerdefinierte IP-Variante an. Dieser Name identifiziert die IP-Core-Variationsdateien in Ihrem Projekt. Wenn Sie dazu aufgefordert werden, geben Sie auch die HDL-Einstellung der Intel FPGA-Zielfamilie und der Ausgabedatei an. Klicken Sie auf OK.
  • Festlegen von Parametern und Optionen im DisplayPort-Parametereditor: Wählen Sie optional voreingestellte Parameterwerte aus. Voreinstellungen geben alle anfänglichen Parameterwerte für bestimmte Anwendungen an (sofern angegeben). Geben Sie Parameter an, die die IP-Core-Funktionalität, Portkonfigurationen und gerätespezifische Features definieren. Geben Sie Optionen für die Verarbeitung der IP-Core-Dateien in anderen EDA-Tools an.
  • Klicken Sie auf Generieren, um den IP-Core und unterstützende Dateien, einschließlich Simulationsmodellen, zu generieren.
  • Klicken Sie auf Schließen, wenn die Dateigenerierung abgeschlossen ist.
  • Klicken Sie auf Fertig stellen.
  • Wenn Sie die DisplayPort Intel FPGA IP Core-Instance in einem Intel Quartus Prime Softwareprojekt generieren, werden Sie aufgefordert, dem aktuellen Intel Quartus Prime Software-Software-IP-Projekt (.qip) und Intel Quartus Prime Software Simulation IP File (.sip) hinzuzufügen.

Ebenso finden Sie die oben genannten Schritte im DisplayPort IP Core-Benutzerhandbuch:

Was wird im von Quartus generierten DisplayPort-Designbeispiel unterstützt?

Die DisplayPort Intel FPGA IP-Core-Designbeispiele veranschaulichen den parallelen Loopback von der DisplayPort RX-Instance zur DisplayPort TX-Instance mit oder ohne Pixel Clock Recovery (PCR)-Modul. In der folgenden Tabelle sind die für Geräte der Serie 10 verfügbaren Designbeispieloptionen aufgeführt.

Entwurf
Beispiel

Bezeichnung

Datenübertragungsrate

Kanal
Modus

Loopback
Art

DisplayPort
SST parallel
Loopback mit
PCR

DisplayPort SST

HBR3, HBR2, HBR,
und RBR

Simplex

Parallel zu
PCR

DisplayPort
SST paralleler Loopback ohne PCR

DisplayPort SST

HBR3, HBR2, HBR,
und RBR

Simplex

Parallel
ohne PCR

Anmerkung: Für Intel Stratix 10-Geräte ist die HBR3-Unterstützung vorläufig.

Wie erstelle ich das Quartus DisplayPort-Designbeispiel?

Verwenden Sie für Geräte der 10er-Serie den DisplayPort Intel FPGA-Parametereditor in der Intel Quartus Prime Pro Edition-Software, um das Designbeispiel zu generieren.

  • Klicken Sie > IP-Katalog auf Extras und wählen Sie die Zielgerätefamilie aus.
  • Suchen Sie im IP-Katalog nach DisplayPort Intel FPGA IP, und doppelklicken Sie darauf. Das Fenster Neue IP-Variante wird angezeigt.
  • Geben Sie einen Namen der obersten Ebene für Ihre benutzerdefinierte IP-Variante an. Der Parametereditor speichert die IP-Variationseinstellungen in einer Datei mit dem Namen ip.
  • Sie können ein bestimmtes FPGA-Gerät im Feld Gerät auswählen oder die Standardauswahl für die Intel Quartus Prime Software beibehalten.
  • Klicken Sie auf OK. Der Parameter-Editor wird angezeigt.
  • Konfigurieren Sie die gewünschten Parameter für TX und RX. Hinweis: Der Generierungsablauf des DisplayPort-Designbeispiels unterstützt nur SST. Wenn Sie den Parameter Support MST auswählen, können Sie den Beispielentwurf nicht generieren.
  • Wählen Sie auf der Registerkarte Entwurfsbeispiel die Option DisplayPort SST Parallel Loopback mit PCR oder DisplayPort SST Parallel Loopback ohne PCR aus.
  • Wählen Sie Simulation aus, um die Testbench zu generieren, und wählen Sie Synthese aus, um das Hardwareentwurfsbeispiel zu generieren. Sie müssen mindestens eine dieser Optionen auswählen, um die Entwurfsbeispieldateien zu generieren. Wenn Sie beide auswählen, ist die Generierungszeit länger.
  • Wählen Sie für Target Development Kit das verfügbare Intel FPGA Development Kit aus. Wenn Sie das Development Kit auswählen, ändert sich das Zielgerät (in Schritt 4 ausgewählt) entsprechend dem Gerät im Development Kit.
  • Klicken Sie auf Beispielentwurf generieren.

Ebenso finden Sie unter den folgenden Links eine Schritt-für-Schritt-Anleitung zum Generieren eines DisplayPort-Designbeispiels aus der Intel Quartus Prime-Software:

Wie kompiliere und teste ich mein Design?

Bei Geräten der Serie 10 finden Sie die Schritte zum Kompilieren und Testen Ihres DisplayPort-Designs in den folgenden Benutzerhandbüchern für displayPort-Designbeispiele im Abschnitt "Kompilieren und Testen des Designs":

Wie kann ich displayPort-Funktionssimulationen durchführen?

Für Geräte der Serie 10 sind die folgenden Schritte zum Generieren der DisplayPort-Funktionssimulation aufgeführt:

Wo finde ich Informationen zum Clock Recovery Core?

Das DisplayPort-Designbeispiel der Serie 10 verwendet Pixel Clock Recovery IP. Die Informationen zum Clock Recovery Core finden Sie im folgenden Link:

Wo finde ich Informationen zum DisplayPort Link-Schulungsablauf?

Bevor das Quellgerät Videodaten an das Senkengerät senden kann, muss ein Link-Training-Prozess zwischen Quellsenke abgeschlossen werden. Die Informationen zum Link Training Prozess finden Sie unter folgendem Link:

Wo finde ich Informationen zur DisplayPort-API-Referenz und DPCD-Informationen?

Über die folgenden Links gelangen Sie zur DisplayPort-API-Referenz (Application Programming Interface) und zu DPCD-Informationen:

3. Board-Design und Power-Management

Richtlinien für pin-Verbindungen

Intel Stratix 10 Geräte

Intel Arria 10 Geräte

Intel Cyclone 10 Geräte

Schematische Überprüfung

Intel Stratix 10 Geräte

Intel Arria 10 Geräte

Intel Cyclone 10 Geräte

Richtlinien für das Board-Design

Haftungsausschluss: Die Implementierung des Intel Arria 10 und Intel Stratix 10 Development Kit auf dem DisplayPort TX-Board-Design wird NICHT empfohlen, da PMA + PCS-Bonding nicht zulässig ist. Benutzern wird empfohlen, sich auf die Bitec-Designimplementierung zu beziehen.

Energieverwaltung

Thermisches Energiemanagement

Intel Stratix 10 Geräte

Leistungssequenzierung

Intel Stratix 10, Intel Cyclone 10 und Intel Arria 10 Geräte

  • AN 692: Überlegungen zur Leistungssequenzierung für Intel Cyclone 10 GX-, Intel Arria 10- und Intel Stratix 10-Geräte (HTML-| PDF-Datei)

Mein Design erfordert Bitec FMC-Tochterkarte. Wie wähle ich sie aus?

Die folgende Tabelle enthält eine kurze Anleitung zur Auswahl der Bitec FMC-Tochterkartenrevision

Bitec FMC Daughtercard Revision

Unterstützte Datenrate

Revision 8 und ältere Revision

RBR (1,62 Gbit/s), HBR (2,7 Gbit/s),
HBR2 (5,4 Gbit/s)

Revision 10 und höher

RBR (1,62 Gbit/s), HBR (2,7 Gbit/s),
HBR2 (2,7 Gbit/s), HBR3 (8,1 Gbit/s)

Gibt es eine Anforderung, einen ein- oder zweispurigen Transceiver-Kanal mit Bitec FMC-Tochterkarte für Geräte der 10-Serie zu verwenden?

Ja. Für das DisplayPort-Design, das in einer frühen Version der Bitec FMC-Tochterkarte (Revision 9 und früher) verwendet / erwähnt wird, muss die Pin-Zuweisung im folgenden Link aufgrund der Spurumkehr und Polaritätsinversion am Kanal bei TX und RX befolgt werden.

Gerät

Geräteteil
Zahl

Link zur Pin-Zuweisungsanleitung

Intel Stratix
10 Geräte

1SG280HU1F
50E2VGS1

Designbeispiel für Intel Stratix 10 FPGA
Benutzerhandbuch

Intel Arria
10 Geräte

10AX115S2F
45I1SG

Designbeispiel für Intel Arria 10 FPGA
Benutzerhandbuch

Intel Cyclone 10 Gerät

10CX220YF7
80E5G

Beispiel für ein Intel Cyclone 10 FPGA-Design
Benutzerhandbuch

Wie erstelle ich ein Reines DisplayPort TX- oder RX-Only-Design?

Eine allgemeine Richtlinie zum Erstellen eines reinen DisplayPort TX- oder RX-Designs finden Sie im Intel DisplayPort Design Example User Guide. Alternativ kann eine ausführlichere Erläuterung speziell für das DisplayPort TX-only-Design im AN 883: Intel Arria 10 DisplayPort TX-only Design User Guideerwähnt werden.

4. Designbeispiele und Referenzdesigns

Intel Arria 10 Geräte

5. Debuggen

Wie debugge ich mein DisplayPort-Design?

In unserem DisplayPort-Designbeispiel stehen mehrere Debug-Optionen zur Verfügung, die in das Benutzerdesign integriert werden können:

Versionshinweise zu Intellectual Property (IP) Core

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