DisplayPort IP Support-Center

Das DisplayPort IP Support Center ist in branchenübliche Phasen unterteilt, die Ihnen verschiedene Ressourcen zum Planen, Auswählen, Design, Implementieren und Verifizieren Ihrer DisplayPort IP Cores für Agilex™ 7-, Agilex™ 5-, Stratix® 10-, Arria® 10- und Cyclone® 10-Geräte bieten. Außerdem gibt es Richtlinien zum Starten des Systems und zum Debuggen der DisplayPort-Links. Diese Seite ist in Kategorien unterteilt, die sich von Anfang bis Ende an einem DisplayPort-Systemdesignablauf orientieren.

Erhalten Sie zusätzliche Unterstützung für Agilex™ 7 FPGA Interface Protocol Design, Agilex™ 5 FPGA Interface Protocol Design, schrittweise Anleitungen für Standard-Entwicklungsabläufe, die die wichtigsten kritischen Ressourcen und Dokumentation anzeigen.

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1. Geräte- und IP-Auswahl

Welche Funktionen werden vom DisplayPort IP unterstützt?

Welche FPGA Gerätereihe sollte ich verwenden?

Von der Gerätereihe unterstützte Link-Rate

Die folgende Tabelle zeigt die Ressourceninformationen für Arria®-V- und Cyclone®-V-Geräte mit M10K. Arria® 10-, Stratix® 10- und Stratix®-V-Geräte mit M20K.

Die Ressourcen wurden mit den folgenden Parametereinstellungen abgerufen:

• Modus = Simplex
• Maximale Lane-Anzahl = 4 Lanes
• Maximale Farbtiefe des Videoeingangs = 8 Bit pro Farbe (bpc)
• Pixeleingabemodus = 1 Pixel pro Takt

Was ist die Ressourcenauslastung des DisplayPort FPGA IP-Core FPGA?

Leistung und Ressourcenauslastung

Die Daten zur Ressourcenauslastung geben die typische erwartete Leistung für den DisplayPort FPGA IP an.

In der folgenden Tabelle sind die Ressourcen und die erwartete Leistung für ausgewählte Varianten aufgeführt. Die Ergebnisse wurden mit der Quartus® Prime Pro Edition-Software Version 20.2 für die folgenden Geräte ermittelt:

• Agilex™ F-Tile (AGIB027R31B1E2VR0)
• Stratix® 10 (1SG280HU1F50E2VGS1)
• Arria® 10 (10AX115S2F45I1SG)
• Cyclone® 10 GX (10CX220YF780E5G)

DisplayPort 1.4 FPGA IP-Ressourcennutzung

Die folgende Tabelle zeigt die Ressourceninformationen für Agilex™ 7, Arria® 10, Cyclone® 10 GX und Stratix® 10 Geräte mit M20K. Die Ressourcen wurden mit den folgenden Parametereinstellungen abgerufen:

• Modus = Simplex
• Maximale Lane-Anzahl = 4 Lanes
• Maximale Farbtiefe des Videoeingangs = 8 Bit pro Farbe (bpc)
• Pixeleingabemodus = 1 Pixel pro Takt, 4 Pixel pro Takt für Agilex™ 7

DisplayPort 2.0 FPGA IP-Ressourcennutzung

Die folgende Tabelle zeigt die Ressourceninformationen für Stratix® 10 Geräte, die M20K verwenden. Die Ressourcenanzahl für DP2.0 umfasst auch die Ressourcenanzahl für DP1.4. Die Ressourcen wurden mit den folgenden Parametereinstellungen abgerufen:

• Modus = Simplex
• Maximale Lane-Anzahl = 4 Lanes
• Maximale Farbtiefe des Videoeingangs = 8 Bit pro Farbe (bpc)
• Pixeleingabemodus = 4 Pixel pro Takt

HDCP-Ressourcennutzung

Die Tabelle listet die HDCP-Ressourcendaten für DisplayPort FPGA IP mit Konfigurationen von SST (Single Stream) und bei maximaler Lane von 4 Konfiguration für Arria® 10 und Stratix® 10 Geräte auf.

2. Designablauf und IP-Integration

Welche Informationen und Dokumentation zu den DisplayPorts sind verfügbar?

Agilex™ 7 (F-Tile), Stratix® 10 (H-Tile und L-Tile), Arria® 10, Cyclone® 10 GX, Arria® V GX/GT/GS, Arria® V GZ, Cyclone® V, Stratix® V

• DisplayPort FPGA IP – Benutzerhandbuch

Wie generiere ich den DisplayPort IP Core?

Schritte zum Generieren eines DisplayPort IP Core in der Quartus® Prime Software finden Sie im Kapitel zur Spezifikation von IP-Parametern und -Optionen.

• DisplayPort FPGA IP – Benutzerhandbuch

Was wird im Quartus-generierten® DisplayPort-Designbeispiel unterstützt?

Die Designbeispiele für DisplayPort FPGA IP Core demonstrieren den parallelen Loopback von der DisplayPort RX-Instanz zur DisplayPort TX-Instanz mit oder ohne PCR-Modul (Pixel Clock Recovery). Die folgende Tabelle zeigt die Designbeispieloptionen, die für Agilex™ 7, Stratix® 10, Arria® 10 und Cyclone® 10 GX-Geräte verfügbar sind.

Wie generiere ich das Quartus® DisplayPort-Designbeispiel?

Verwenden Sie für Agilex™ 7-, Agilex™ 5-, Stratix®-, Arria® 10- und Cyclone® 10 GX-Geräte den DisplayPort FPGA Parametereditor in der Quartus® Prime Pro Edition-Software, um das Designbeispiel zu generieren.

1. Klicken Sie auf Tools IP Catalog, und wählen Sie Zielgerätereihe aus.
2. Doppelklicken Sie im IP-Katalog auf DisplayPort FPGA IP. Das Fenster New IP Variation (Neue IP-Variante) wird angezeigt.
3. Geben Sie einen Namen der obersten Ebene für Ihre benutzerdefinierte IP-Variante an. Der Parametereditor speichert die Einstellungen für IP-Variationen in einer Datei mit dem Namen ip.
4. Sie können ein bestimmtes FPGA Gerät im Feld Gerät auswählen oder die Standardauswahl des Quartus® Prime-Softwaregeräts beibehalten.
5. Klicken Sie auf OK. Der Parametereditor wird angezeigt.
6. Konfigurieren Sie die gewünschten Parameter sowohl für TX als auch für RX.
7. Wählen Sie auf der Registerkarte Designbeispiel das Designbeispiel aus, das Ihren Kriterien entspricht.
8. Wählen Sie Simulation aus, um die Testbench zu generieren, und wählen Sie Synthese aus, um das Hardwaredesignbeispiel zu generieren. Sie müssen mindestens eine dieser Optionen auswählen, um die Designbeispieldateien zu generieren. Wenn Sie beide auswählen, ist die Generierungszeit länger.
9. Wählen Sie als Target Development Kit das verfügbare FPGA Development Kit aus. Wenn Sie das Entwicklungskit auswählen, ändert sich das Zielgerät (in Schritt 4 ausgewählt) und passt es an das Gerät im Entwicklungskit an.
10. Klicken Sie auf Beispielentwurf generieren.

In ähnlicher Weise bieten die folgenden Links eine Schritt-für-Schritt-Anleitung zum Generieren

DisplayPort-Designbeispiel aus der Quartus® Prime-Software:

• DisplayPort Agilex™ 7 F-Tile FPGA IP Designbeispiel Benutzerhandbuch
• DisplayPort Agilex™ 5 FPGA IP Designbeispiel Benutzerhandbuch
• DisplayPort Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch
• DisplayPort Arria® 10 FPGA IP Designbeispiel Benutzerhandbuch
• DisplayPort Cyclone® 10 GX FPGA IP Designbeispiel Benutzerhandbuch

Wie kompiliere und teste ich mein Design?

Für Geräte der Agilex™ 7 und 10 Serie finden Sie die Schritte zum Kompilieren und Testen Ihres DisplayPort-Designs im folgenden DisplayPort-Design

Kompilieren und Testen des Designs:

• Kompilieren und Testen für Agilex 7 F-Tile
• Kompilieren und Testen für Agilex™ 5
• Kompilieren und Testen für Stratix® 10
• Kompilieren und Testen für Arria® 10
• Kompilieren und Testen für Cyclone® 10 GX

Wie kann ich eine DisplayPort-Funktionssimulation durchführen?

Für Agilex™ 7-, Stratix®-, Arria® 10- und Cyclone® 10 GX-Geräte sind die folgenden Schritte zum Generieren der DisplayPort-Funktionssimulation aufgeführt:

Aktivieren Sie die Simulationsoption im DisplayPort-Parametereditor und generieren Sie ein DisplayPort-Designbeispiel.

Simulation des Entwurfs:

• Simulationsdesign für Agilex™ 7 F-Tile
• Design für Agilex™ 5 simulieren
• Simulieren von Design für Stratix® 10
• Simulieren von Design für Arria® 10
• Simulationsdesign für Cyclone® 10 GX

Simulations-Testbench:

• Simulation Testbench für Agilex™ 7 F-Tile
• Simulation Testbench für Agilex™ 5
• Simulation Testbench für Stratix® 10
• Simulation Testbench für Arria® 10
• Simulation Testbench für Cyclone® 10 GX

Wo finde ich Informationen zum Clock Recovery Core?

Das Designbeispiel für Agilex™ 7, Stratix®, Arria® 10 und Cyclone® 10 GX DisplayPort verwendet die Pixel Clock Recovery IP.

Informationen zum Taktwiederherstellungskern:

• DisplayPort IP Core Benutzerhandbuch

Wo finde ich Informationen zum DisplayPort Link Training-Ablauf?

Bevor das Quellgerät Videodaten an das Sink-Gerät senden kann, muss ein Link-Training-Prozess zwischen Quelle und Senke abgeschlossen werden.

DisplayPort-Link-Trainingsablauf:

• DisplayPort IP Core Benutzerhandbuch

Wo finde ich Informationen zur DisplayPort-API-Referenz und zu den DPCD-Informationen?

Die folgenden Ressourcen enthalten Anweisungen für die DisplayPort-API-Referenz (Application Programming Interface) und DPCD:

• Quelle: Vom Quellcode unterstützte DPCD-Speicherorte
• Von Sink unterstützte DPCD-Standorte
• DisplayPort FPGA IP – Benutzerhandbuch
  

3. Board-Design und Energiemanagement

Richtlinien für Pin-Verbindungen

Agilex™ 7 Geräte

• Richtlinie für den Anschluss von Pins der Agilex™ 7-Gerätefamilie: F-Serie und I-Serie
• Richtlinien für den Pin-Anschluss der Agilex™ 7 Gerätefamilie: M-Serie

Agilex™ 5 Geräte

• Richtlinien für Pin-Verbindungen: Agilex™ 5 FPGAs und SoCs

Stratix® 10 Geräte

• Pin-Anschlussrichtlinien für Stratix® 10 GX-, MX-, TX- und SX-Bausteinfamilie

Arria® 10 Geräte

• Pin-Anschlussrichtlinien für Arria® 10 GX, GT und SX Gerätefamilie

Cyclone® 10 GX-Geräte

• Pin-Anschlussrichtlinien für die Cyclone® 10 GX Gerätefamilie

Schematische Überprüfung

Agilex™ 7 Geräte

• Agilex™ 7 Arbeitsblatt zur Überprüfung schematischer Daten: F-Serie und I-Serie
• Agilex™ 7 Arbeitsblatt zur Überprüfung des Schaltplans: M-Serie

Agilex™ 5 Geräte

• Arbeitsblatt zur Überprüfung des Agilex™ 5-Geräteschemas: D-Serie und E-Serie

Stratix® 10 Geräte

• Stratix® 10 GX, MX und SX Arbeitsblatt zur Überprüfung des Schaltplans
• Stratix® 10 GX FPGA Development Kit Benutzerhandbücher und Schaltpläne
• Stratix® 10 SX SoC Entwicklungskit Benutzerhandbücher und Schaltpläne

Arria® 10 Geräte

• Arria® 10 GX, GT und SX Arbeitsblatt zur Überprüfung des Schaltplans
• Arria® 10 GX FPGA Development Kit Benutzerhandbücher und Schaltpläne
• Arria® 10 SoC Entwicklungskit Benutzerhandbücher und Schaltpläne

Cyclone® GX 10 Geräte

• Cyclone® 10 GX Arbeitsblatt zur Überprüfung des Schaltplans
• Cyclone® 10 GX FPGA Development Kit Benutzerhandbücher und Schaltpläne

Richtlinien für Mainboard-Design

• Agilex™ 7 Geräte Designrichtlinien Benutzerhandbuch zur Signalintegrität der seriellen Hochgeschwindigkeitsschnittstelle
• Agilex™ 5 PCB Design-Richtlinien (HSSI, EMIF, MIPI, True Differential, PDN) Benutzerhandbuch
• AN 766: Stratix® 10 High-Speed Signal Interface Layout Design-Richtlinien Benutzerhandbuch
• AN 958: Richtlinien für das Board-Design Lösungen
• Board-Layout-Test
• AN 114: Richtlinien für das Board-Design von programmierbaren Gerätepaketen
• AN 613: PCB Stackup Design-Überlegungen für FPGAs
• AN745: Design-Richtlinie für FPGA DisplayPort-Schnittstelle
• FMC DisplayPort Tochterkarte Revision 8 Schaltpläne
• FMC DisplayPort Tochterkarte Revision 11 Schaltpläne
• HSMC DisplayPort 1.2 Tochterkarte Schaltpläne

Haftungsausschluss: Die Implementierung des On-Board-DisplayPort-TX-Board-Designs für das Arria® 10 und Stratix® 10 Development Kit wird NICHT empfohlen, da PMA + PCS-Bonding nicht zulässig ist. Benutzern wird empfohlen, sich auf die Bitec-Designimplementierung zu beziehen.

Energieverwaltung

• AN 910: Agilex™ 7 Richtlinien für das Design von Stromverteilungsnetzen
• Agilex™ 7 Energieverwaltung Benutzerhandbuch
• Agilex™ 5 Energieverwaltung Benutzerhandbuch
• Stratix® 10 Energieverwaltung Benutzerhandbuch
• Stratix® 10 Early Power Estimator Benutzerhandbuch
• AN 692: Überlegungen zur Leistungssequenzierung für Agilex™ 7-, Stratix 10-, Arria® 10- und Cyclone® 10 GX-Geräte
• Arria® 10 Early Power Estimator Benutzerhandbuch
• AN 711: Arria 10 Leistungsreduzierungsfunktionen
• Cyclone® 10 Early Power Estimator Benutzerhandbuch
• Early Power Estimator (EPE) und Power Analyzer
• AN 750: Verwendung des FPGA PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes
• Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch
• AN 721: Erstellen eines FPGA Power Tree
• Quartus® Prime Pro Edition Benutzerhandbuch Energieanalyse und -optimierung
• FPGA Power and Thermal Calculator Benutzerhandbuch

Thermische Energieverwaltung

Agilex™ Geräte

• AN 944: Agilex™ 7 Thermische Modellierung mit dem FPGA Power and Thermal Calculator (PCT)
• Agilex™ 5 Thermal Design Benutzerhandbuch mit dem Power and Thermal Calculator (PTC)

Stratix® 10 Geräte

• AN 787: Stratix® 10 Thermische Modellierung und Verwaltung mit dem Early Power Estimator
• AN 943: Stratix® 10 Thermische Modellierung mit dem FPGA Power and Thermal Calculator (PCT)

Leistungssequenzierung

Agilex™ 7, Stratix® 10, Arria® 10 und Cyclone® 10 GX-Geräte

• AN 692: Überlegungen zur Leistungssequenzierung für Agilex™ 7, Stratix® 10 Arria® 10 und Cyclone® 10 GX Geräte

Mein Design erfordert eine Bitec FMC-Tochterkarte. Wie wähle ich sie aus?

Die folgende Tabelle bietet eine kurze Anleitung zur Auswahl der Bitec FMC-Tochterkartenrevision.

Ist es erforderlich, einen ein- oder zweispurigen Transceiver-Kanal mit Bitec FMC-Tochterkarte für Geräte der 10er-Serie zu verwenden?

Ja. Für DisplayPort-Designs, die eine frühe Version der Bitec FMC-Tochterkarte (Revision 8 und früher) verwenden/auf die in dieser verwiesen wird, muss die Pinbelegung im folgenden Link aufgrund der Spurumkehr und Polaritätsinversion am Kanal bei TX und RX befolgt werden.

Wie erstelle ich ein reines DisplayPort-TX- oder RX-Design?

Eine allgemeine Richtlinie zum Erstellen eines reinen DisplayPort TX- oder RX-Designs finden Sie im DisplayPort Arria® 10 FPGA IP Designbeispiel Benutzerhandbuch. Alternativ kann eine ausführlichere Erläuterung speziell für das DisplayPort TX-only-Design im AN 883: Arria® 10 DisplayPort TX-only Design Benutzerhandbuch verwiesen werden.

4. Design-Beispiele

Arria® 10 Geräte

• AN 793: Arria® 10 DisplayPort 4Kp60 mit Video- und Bildverarbeitung Pipeline Retransmit Referenzdesign
• Arria® 10 DisplayPort TX-only Design-Benutzerhandbuch
• Arria® 10 DisplayPort Designbeispiel mit On-board Connector (nur TX)
• DisplayPort UHD Scaler and Mixer Designbeispiel Benutzerhandbuch
• AN 900: Arria® 10 DisplayPort 8K RX-Design.
• AN 889: Designbeispiel für die Konvertierung von 8K-DisplayPort-Videoformaten

5. Debuggen

Wie debugge ich mein DisplayPort-Design??

Überwachen Sie den Status des abgeschlossenen Verbindungstrainings, die Verbindungsrate und die Kanalanzahl auf der Onboard-Benutzer-LED des Entwicklungskits.

• DisplayPort Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch

Überwachen Sie Video-Mainstream-Attribute-Informationen (MSA) und den Hilfskanalverkehr des Link-Trainings über Nios II Terminal.

• DisplayPort FPGA IP – Benutzerhandbuch
• AN 900: Arria® 10 DisplayPort 8K RX-Design

Berechnen Sie die erforderliche Videoauflösungsbandbreite und den wiederhergestellten Takt.

• DisplayPort-Bandbreiten- und PCR-Rechner

Übersetzen DisplayPort Link Schulung AUX Transaktion

• DisplayPort Link Schulung AUX Übersetzungstool