DisplayPort IP Support-Center
Das DisplayPort IP Support Center ist in branchenübliche Phasen unterteilt, die Ihnen verschiedene Ressourcen für die Planung, Auswahl, das Design, die Implementierung und die Verifizierung Ihrer DisplayPort IP Cores bieten. Außerdem gibt es Richtlinien zum Starten des Systems und zum Debuggen der DisplayPort-Links. Diese Seite ist in Kategorien unterteilt, die sich von Anfang bis Ende an einem DisplayPort-Systemdesignablauf orientieren.
Zusätzliche Support-Ressourcen für Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 Intel® Cyclone® 10 GX-Geräte finden Sie unter den folgenden Links: Dokumentationsarchiv, Schulungskurse, Videos, Designbeispiele und Wissensdatenbank.
1. Geräte- und IP-Auswahl
Welche Funktionen werden vom DisplayPort IP unterstützt?
Funktionsbeschreibung | |
---|---|
DisplayPort IP Core Funktionen |
Transport mittels Sekundärstrom-Datenpaket |
Typische Anwendung |
|
Unterstützung der Gerätefamilie |
|
Design-Tools |
|
Hinweis: Die High-Bandwidth Digital Content Protection (HDCP) Funktion ist in der Intel Quartus Prime Pro Edition Software nicht enthalten. Weitere Informationen finden Sie unter HDCP-Funktion unter Media Connectivity Solutions – Intel® FPGAs.
Welche Intel® FPGA Gerätereihe muss ich verwenden?
Von der Gerätereihe unterstützte Link-Rate
Die folgende Tabelle zeigt die Ressourceninformationen für Arria-V- und Cyclone-V-Geräte mit M10K. Intel Arria 10-, Intel Stratix 10- und Stratix-V-Geräte mit M20K.
Die Ressourcen wurden mit den folgenden Parametereinstellungen abgerufen:
- Modus = Simplex
- Maximale Lane-Anzahl = 4 Lanes
- Maximale Farbtiefe des Videoeingangs = 8 Bit pro Farbe (bpc)
- Pixeleingabemodus = 1 Pixel pro Takt
Gerätereihe | Dual-Symbol (20-Bit-Modus) |
Quad-Symbol (40-Bit-Modus) |
FPGA-Fabric-Geschwindigkeitsklasse |
---|---|---|---|
Intel Agilex® 7 (F-Tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10 |
1, 2, 3* |
Intel Stratix 10 (H-Fliese) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10, UHBR20 (nur vorläufiger Support) |
1, 2, 3* |
Intel Stratix 10 (L-Fliese) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2, 3* |
Intel Arria 10 |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2 |
® Intel Cyclone 10 GX |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
5, 6 |
Stratix® V |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
1, 2, 3 |
Arria® V GX/GT/GS |
RBR, HBR |
RBR, HBR, HBR2 |
3, 4, 5 |
Arria® V GZ |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
Jede unterstützte Geschwindigkeitsklasse |
Cyclone® V |
RBR, HBR |
RBR, HBR |
Jede unterstützte Geschwindigkeitsklasse |
Hinweis: Bedingte Unterstützung für Intel Agilex 7, Intel Arria 10 und Intel Stratix 10 FPGA Fabric Speed Grade 3. Wenden Sie sich für weitere Informationen an Ihren Vertriebsmitarbeiter.
Was ist der DisplayPort Intel FPGA IP Core FPGA Ressourcenauslastung?
Leistung und Ressourcenauslastung
Die Daten zur Ressourcenauslastung geben die typische erwartete Leistung für die DisplayPort-Intel FPGA IP an.
In der folgenden Tabelle sind die Ressourcen und die erwartete Leistung für ausgewählte Varianten aufgeführt. Die Ergebnisse wurden mit der Intel Quartus Prime Pro Edition-Software Version 20.2 für die folgenden Geräte ermittelt:
- Intel Agilex® F-Tile (AGIB027R31B1E2VR0)
- Intel Stratix 10 (1SG280HU1F50E2VGS1)
- Intel Arria 10 (10AX115S2F45I1SG)
- Intel Cyclone 10 GX (10CX220YF780E5G)
DisplayPort 1.4 Intel FPGA IP Ressourcenauslastung
Die folgende Tabelle zeigt die Ressourceninformationen für Intel Agilex 7, Intel Arria 10, Intel Cyclone 10 GX und Intel Stratix 10 Geräte mit M20K. Die Ressourcen wurden mit den folgenden Parametereinstellungen abgerufen:
- Modus = Simplex
- Maximale Lane-Anzahl = 4 Lanes
- Maximale Farbtiefe des Videoeingangs = 8 Bit pro Farbe (bpc)
- Pixeleingabemodus = 1 Pixel pro Takt, 4 Pixel pro Takt für Intel Agilex 7
Gerät |
Streams |
Richtung |
Symbol pro Uhr |
Almosen |
Logikregister Primäre |
Logikregister Sekundären |
Speicher-Bits |
Speicher M10K oder M20K |
---|---|---|---|---|---|---|---|---|
Intel Agilex® 7 |
SST |
RX |
Viereck |
7040 |
11781 |
- |
18368 |
18 |
SST |
TX |
Viereck |
7600 |
10149 |
- |
26576 |
29 |
|
Intel® Stratix® 10 |
SST (Single Stream) |
RX |
Dual |
5,200 |
7,700 |
640 |
16,256 |
11 |
SST (Single Stream) |
RX |
Viereck |
7,100 |
9,500 |
880 |
18,816 |
14 |
|
SST (Single Stream) |
TX |
Dual |
5,100 |
7,100 |
420 |
12,176 |
15 |
|
SST (Single Stream) |
TX |
Viereck |
7,100 |
9,200 |
550 |
22,688 |
29 |
|
Intel® Arria® 10 |
SST (Single Stream) |
RX |
Dual |
4,200 |
6,900 |
1,200 |
16,256 |
11 |
SST (Single Stream) |
RX |
Viereck |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (Single Stream) |
TX |
Dual |
4,700 |
6,300 |
1,000 |
6,728 |
6 |
|
SST (Single Stream) |
TX |
Viereck |
6,700 |
8,400 |
1,200 |
16,520 |
13 |
|
MST |
RX |
Viereck |
20,100 |
24,400 |
4,500 |
58,368 |
32 |
|
(4 Streams) |
TX |
Viereck |
26,400 |
29,000 |
4,300 |
21,728 |
34 |
|
Intel® Cyclone® 10 GX |
SST (Single Stream) |
RX |
Dual |
4,200 |
7,000 |
1,200 |
16,256 |
11 |
SST (Single Stream) |
RX |
Viereck |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (Single Stream) |
TX |
Dual |
4,600 |
6,200 |
1,000 |
10,568 |
8 |
|
SST (Single Stream) |
TX |
Viereck |
6,800 |
8,400 |
1,200 |
17,096 |
13 |
|
MST |
RX |
Dual |
22,000 |
24,400 |
4,400 |
58,368 |
32 |
|
(4 Streams) |
TX |
Viereck |
26,500 |
29,000 |
4,400 |
36,576 |
32 |
DisplayPort 2.0 Intel FPGA IP Ressourcenauslastung
Die folgende Tabelle zeigt die Ressourceninformationen für Intel Stratix 10 Geräte, die den M20K verwenden. Die Ressourcenanzahl für DP2.0 umfasst auch die Ressourcenanzahl für DP1.4. Die Ressourcen wurden mit den folgenden Parametereinstellungen abgerufen:
- Modus = Simplex
- Maximale Lane-Anzahl = 4 Lanes
- Maximale Farbtiefe des Videoeingangs = 8 Bit pro Farbe (bpc)
- Pixeleingabemodus = 4 Pixel pro Takt
Gerät |
Streams |
Richtung |
Symbol pro Uhr |
Almosen |
Logikregister Primäre |
Logikregister Sekundären |
Speicher Bits |
Speicher M10K oder M20K |
---|---|---|---|---|---|---|---|---|
Intel® Stratix® 10 |
MST (1 Stream) |
RX |
- |
21,500 |
38,000 |
- |
244,352 |
74 |
MST (1 Stream) |
TX |
- |
32,500 |
43,000 |
- |
265,232 |
154 |
|
MST (4 Streams) |
RX |
- |
48,000 |
70,751 |
- |
357,632 |
164 |
|
MST (4 Streams) |
TX |
- |
104,000 |
125,478 |
- |
535,808 |
572 |
HDCP-Ressourcennutzung
Die Tabelle listet die HDCP-Ressourcendaten für DisplayPort Intel FPGA IP mit Konfigurationen von SST (Single Stream) und maximaler Lane von 4 Konfiguration für Intel Arria 10 und Intel Stratix 10 Geräte auf.
Gerät |
HDCP IP |
Unterstützung der HDCP-Schlüsselverwaltung |
Symbole pro Takt |
Almosen |
Kombinatorische ALUTs |
Logikregister |
Speicher M20K |
DSP |
---|---|---|---|---|---|---|---|---|
Intel® Stratix® 10 |
HDCP 2.3 TX |
0 |
Dual |
7,723 |
11,555 |
13,685 |
10 |
3 |
HDCP 2.3 TX |
0 |
Viereck |
10,767 |
17,154 |
17,842 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
Dual |
8,232 |
12,376 |
14,123 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
Viereck |
11,082 |
17,741 |
18,125 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
Dual |
8,431 |
12,626 |
14,647 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
Viereck |
11,304 |
18,071 |
18,586 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
Dual |
8,796 |
13,174 |
14,707 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
Viereck |
11,690 |
18,658 |
18,847 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
Dual |
3,154 |
4,108 |
5,181 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
Viereck |
4,794 |
6,194 |
7,640 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
Dual |
3,614 |
4,894 |
5,916 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
Viereck |
5,169 |
6,979 |
6,791 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
Dual |
2,602 |
3,355 |
4,245 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
Viereck |
4,229 |
5,428 |
6,452 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
Dual |
3,045 |
4,022 |
4,904 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
Viereck |
4,656 |
6,173 |
5,773 |
5 |
0 |
|
Intel® Arria® 10 |
HDCP 2.3 TX |
0 |
Dual |
6,752 |
10,724 |
13,138 |
10 |
3 |
HDCP 2.3 TX |
0 |
Viereck |
9,934 |
16,760 |
16,716 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
Dual |
7,165 |
11,350 |
13,615 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
Viereck |
10,374 |
17,364 |
17,561 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
Dual |
7,395 |
11,721 |
13,775 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
Viereck |
10,547 |
17,674 |
17,335 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
Dual |
7,785 |
12,420 |
14,213 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
Viereck |
10,972 |
18,424 |
18,167 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
Dual |
2,505 |
3,826 |
5,336 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
Viereck |
3,724 |
5,648 |
5,882 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
Dual |
2,849 |
4,429 |
5,846 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
Viereck |
4,142 |
6,335 |
6,635 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
Dual |
1,995 |
2,879 |
4,248 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
Viereck |
3,270 |
4,810 |
4,851 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
Dual |
2,382 |
3,549 |
4,821 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
Viereck |
3,677 |
5,472 |
5,604 |
5 |
0 |
2. Designablauf und IP-Integration
Welche Informationen und Dokumentation zu den DisplayPorts sind verfügbar?
Intel® Agilex® 7 (F-Tile), Intel® Stratix® 10 (H-Tile und L-Tile), Intel® Arria® 10, Intel® Cyclone® 10 GX, Arria V GX/GT/GS, Arria V GZ, Cyclone V, Stratix V
Wie generiere ich den DisplayPort IP Core?
Schritte zum Generieren von DisplayPort IP Core in der Intel Quartus Prime Software finden Sie im Kapitel zur Spezifikation von IP-Parametern und -Optionen.
Was wird im Intel Quartus generierten DisplayPort-Designbeispiel unterstützt?
Die Designbeispiele für DisplayPort Intel FPGA IP Core veranschaulichen den parallelen Loopback von einer DisplayPort RX-Instanz zur DisplayPort TX-Instanz mit oder ohne ein Pixel Clock Recovery (PCR)-Modul. Die folgende Tabelle zeigt die Designbeispieloptionen, die für Intel Agilex 7-, Intel Stratix 10-, Intel Arria 10- und Intel Cyclone 10 GX-Geräte verfügbar sind.
Beispiel für das | Gerätedesign | Bezeichnung | Datenrate | Kanalmodus | Loopback-Typ |
---|---|---|---|---|---|
Intel Agilex 7 |
DisplayPort SST paralleler Loopback ohne PCR | DisplayPort SST |
RBR, HBR, HBR2, HBR3, UHBR10 |
Simplex |
Parallel ohne PCR |
DisplayPort SST paralleler Loopback mit AXIS Videoschnittstelle | DisplayPort SST | RBR, HBR, HRB2, HBR3, UHBR10 | Simplex | Parallel mit AXIS Video-Interface | |
Intel Stratix 10 |
DisplayPort SST paralleler Loopback mit PCR (mit und ohne HDCP) | DisplayPort SST |
HBR3, HBR2, HBR und RBR | Simplex |
Parallel zur PCR |
DisplayPort SST paralleler Loopback ohne PCR | DisplayPort SST |
UHBR10 (Stratix 10 H-Tile), HBR3, HBR2, HBR und RBR | Simplex |
Parallel ohne PCR |
|
DisplayPort SST nur TX | DisplayPort SST | HBR3,HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST nur RX | DisplayPort SST | HBR3,HBR2, HBR,RBR | Simplex | - | |
Intel Arria 10 |
DisplayPort SST paralleler Loopback mit PCR (mit und ohne HDCP) | DisplayPort SST |
HBR3, HBR2, HBR und RBR | Simplex |
Parallel zur PCR |
DisplayPort SST paralleler Loopback ohne PCR | DisplayPort SST |
HBR3, HBR2, HBR und RBR | Simplex |
Parallel ohne PCR |
|
DisplayPort MST paralleler Loopback mit PCR | DisplayPort MST |
HBR3, HBR2, HBR und RBR | Simplex |
Parallel zur PCR |
|
DisplayPort MST paralleler Loopback ohne PCR | DisplayPort MST |
HBR3, HBR2, HBR und RBR | Simplex |
Parallel ohne PCR |
|
DisplayPort SST nur TX |
DisplayPort SST |
HBR3, HBR2, HBR und RBR | Simplex |
- |
|
DisplayPort SST nur RX |
DisplayPort SST |
HBR3, HBR2, HBR und RBR | Simplex |
- |
|
Intel Cyclone 10 GX |
DisplayPort SST paralleler Loopback mit PCR | DisplayPort SST |
HBR3, HBR2, HBR und RBR | Simplex |
Parallel zur PCR |
DisplayPort SST paralleler Loopback mit PCR | DisplayPort SST |
HBR3, HBR2, HBR und RBR | Simplex |
Parallel ohne PCR |
|
DisplayPort MST paralleler Loopback mit PCR | DisplayPort MST |
HBR3, HBR2, HBR und RBR | Simplex |
Parallel zur PCR |
|
DisplayPort MST paralleler Loopback ohne PCR | DisplayPort MST |
HBR3, HBR2, HBR und RBR | Simplex |
Parallel ohne PCR |
|
DisplayPort SST nur TX | DisplayPort SST | HBR3,HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST nur RX | DisplayPort SST | HBR3,HBR2, HBR, RBR | Simplex | - |
Wie generiere ich das Intel Quartus DisplayPort-Designbeispiel?
Verwenden Sie für Intel Agilex® 7-, Intel Stratix-, Intel Arria 10- und Intel Cyclone 10 GX-Geräte den DisplayPort Intel FPGA Parametereditor in der Software der Intel Quartus Prime Pro Edition, um das Designbeispiel zu generieren.
- Klicken Sie auf Extras > IP-Katalog, und wählen Sie Zielgerätereihe aus.
- Doppelklicken Sie im IP-Katalog auf DisplayPort Intel FPGA IP. Das Fenster New IP Variation (Neue IP-Variante) wird angezeigt.
- Geben Sie einen Namen der obersten Ebene für Ihre benutzerdefinierte IP-Variante an. Der Parametereditor speichert die Einstellungen für IP-Variationen in einer Datei mit dem Namen ip.
- Sie können ein bestimmtes FPGA Gerät im Feld Gerät auswählen oder die Standardeinstellung Intel Quartus Geräteauswahl der Prime Software beibehalten.
- Klicken Sie auf OK. Der Parametereditor wird angezeigt.
- Konfigurieren Sie die gewünschten Parameter sowohl für TX als auch für RX.
- Wählen Sie auf der Registerkarte Designbeispiel das Designbeispiel aus, das Ihren Kriterien entspricht.
- Wählen Sie Simulation aus, um die Testbench zu generieren, und wählen Sie Synthese aus, um das Hardwaredesignbeispiel zu generieren. Sie müssen mindestens eine dieser Optionen auswählen, um die Designbeispieldateien zu generieren. Wenn Sie beide auswählen, ist die Generierungszeit länger.
- Wählen Sie als Target Development Kit das verfügbare Intel FPGA Development Kit aus. Wenn Sie das Entwicklungskit auswählen, ändert sich das Zielgerät (in Schritt 4 ausgewählt) und passt es an das Gerät im Entwicklungskit an.
- Klicken Sie auf Beispielentwurf generieren.
In ähnlicher Weise bieten die folgenden Links eine Schritt-für-Schritt-Anleitung zum Generieren
DisplayPort-Designbeispiel aus der Intel Quartus Prime-Software:
- DisplayPort Intel Agilex® 7 F-Tile FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Arria 10 FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Cyclone 10 GX FPGA IP Designbeispiel Benutzerhandbuch
Wie kompiliere und teste ich mein Design?
Für Geräte der Intel Agilex 7 und 10er Reihe finden Sie die Schritte zum Kompilieren und Testen Ihres DisplayPort-Designs im folgenden DisplayPort-Design
Kompilieren und Testen des Designs:
- DisplayPort Intel Agilex® 7 F-Tile FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Arria 10 FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Cyclone 10 GX FPGA IP Designbeispiel Benutzerhandbuch
Wie kann ich eine DisplayPort-Funktionssimulation durchführen?
Für Intel Agilex 7-, Intel Stratix-, Intel Arria 10- und Intel Cyclone 10 GX-Geräte sind die folgenden Schritte zum Generieren der DisplayPort-Funktionssimulation aufgeführt:
Aktivieren Sie die Simulationsoption im DisplayPort-Parametereditor und generieren Sie ein DisplayPort-Designbeispiel.
Simulation des Entwurfs:
- DisplayPort Intel Agilex® 7 F-Tile FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Arria 10 FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Cyclone 10 GX FPGA IP Designbeispiel Benutzerhandbuch
Simulations-Testbench:
- DisplayPort Intel Agilex® 7 F-Tile FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Arria 10 FPGA IP Designbeispiel Benutzerhandbuch
- DisplayPort Intel® Cyclone 10 GX FPGA IP Designbeispiel Benutzerhandbuch
Wo finde ich Informationen zum Clock Recovery Core?
Das Designbeispiel für Intel Agilex 7, Intel Stratix, Intel Arria 10 und Intel Cyclone 10 GX DisplayPort verwendet die Pixel Clock Recovery IP.
Informationen zum Taktwiederherstellungskern:
Wo finde ich Informationen zum DisplayPort Link Training-Ablauf?
Bevor das Quellgerät Videodaten an das Sink-Gerät senden kann, muss ein Link-Training-Prozess zwischen Quelle und Senke abgeschlossen werden.
DisplayPort-Link-Trainingsablauf:
Wo finde ich Informationen zur DisplayPort-API-Referenz und zu den DPCD-Informationen?
Die folgenden Ressourcen enthalten Anweisungen für die DisplayPort-API-Referenz (Application Programming Interface) und DPCD:
3. Board-Design und Energiemanagement
Richtlinien für Pin-Verbindungen
Intel Agilex 7 Geräte
Intel Stratix 10 Geräte
Intel Arria 10 Geräte
Intel Cyclone 10 GX-Geräte
Schematische Überprüfung
Intel Agilex 7 Geräte
Intel Stratix 10 Geräte
- Intel Stratix 10 GX, MX und SX Arbeitsblatt zur Überprüfung des Schaltplans
- Intel Stratix 10 GX FPGA Development Kit Benutzerhandbücher und Schaltpläne
- Intel Stratix 10 SX SoC Entwicklungskit Benutzerhandbücher und Schaltpläne
Intel Arria 10 Geräte
- Intel Arria 10 GX, GT und SX Arbeitsblatt zur Überprüfung des Schaltplans
- Intel Arria 10 GX FPGA Development Kit Benutzerhandbücher und Schaltpläne
- Intel Arria 10 SoC Entwicklungskit Benutzerhandbücher und Schaltpläne
Intel Cyclone GX 10 Geräte
- Intel Cyclone 10 GX Arbeitsblatt zur Überprüfung des Schaltplans
- Intel Cyclone 10 GX FPGA Development Kit Benutzerhandbücher und Schaltpläne
Richtlinien für Mainboard-Design
- AN 958: Richtlinien für das Board-Design Lösungen
- Board-Layout-Test
- AN 114: Richtlinien für das Board-Design für programmierbare Gerätepakete von Intel®
- AN 766: Intel Stratix 10 Geräte, Design-Richtlinie für das Hochgeschwindigkeits-Signalschnittstellenlayout
- AN 613: Designüberlegungen zu PCB Stackup für Intel FPGAs
- AN745: Design-Richtlinie für Intel FPGA DisplayPort-Schnittstelle
- FMC DisplayPort Tochterkarte Revision 8 Schaltpläne
- FMC DisplayPort Tochterkarte Revision 11 Schaltpläne
- HSMC DisplayPort 1.2 Tochterkarte Schaltpläne
Haftungsausschluss: Die Designimplementierung des integrierten DisplayPort TX-Mainboards für das Intel Arria 10 und Intel Stratix 10 Development Kit wird NICHT empfohlen, da kein PMA + PCS-Bonding zulässig ist. Benutzern wird empfohlen, sich auf die Bitec-Designimplementierung zu beziehen.
Energieverwaltung
- Early Power Estimator (EPE) und Power Analyzer
- AN 750: Verwendung des Intel FPGA PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes
- Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch
- Early Power Estimator für Intel® Cyclone® 10 GX FPGAs Benutzerhandbuch
- Early Power Estimator für Intel® Arria® 10 FPGAs Benutzerhandbuch
- AN 711: Leistungsreduzierungsfunktionen in Intel® Arria® 10-Geräten
- AN 721: Erstellen eines FPGA Power Tree
- AN 692: Überlegungen zur Leistungssequenzierung für Intel® Cyclone® 10 GX-, Intel® Arria® 10-, Intel® Stratix® 10- und Intel Agilex® 7-Geräte
- Early Power Estimator für Intel® Stratix® 10 FPGAs Benutzerhandbuch
- Intel® Stratix® 10 Energieverwaltung Benutzerhandbuch
- Intel® Agilex® 7 Energieverwaltung Benutzerhandbuch
- AN 910: Designrichtlinien für Intel Agilex® 7 Stromverteilungsnetze
- Intel® Quartus® Prime Pro Edition Benutzerhandbuch Energieanalyse und -optimierung
- Intel® FPGA Power and Thermal Calculator Benutzerhandbuch
Thermische Energieverwaltung
Intel Stratix 10 Geräte
- AN 787: Intel® Stratix® 10 Thermische Modellierung und Verwaltung mit dem Early Power Estimator
- AN 943: Thermische Modellierung für Intel Stratix 10 FPGAs mit dem Intel FPGA Power and Thermal Calculator
- AN 944: Thermische Modellierung für Intel Agilex® 7 FPGAs mit dem Intel® FPGA Power and Thermal Calculator
Leistungssequenzierung
Intel Stratix 10, Intel Cyclone 10 GX und Intel Arria 10 Geräte
Mein Design erfordert eine Bitec FMC-Tochterkarte. Wie wähle ich sie aus?
Die folgende Tabelle bietet eine kurze Anleitung zur Auswahl der Bitec FMC-Tochterkartenrevision.
Bitec FMC Tochterkarte Revision |
Unterstützte Datenrate |
---|---|
Revision 8 |
RBR (1,62 Gbit/s), HBR (2,7 Gbit/s), HBR2 (5,4 Gbit/s), HBR3 (8,1 Gbit/s), UHBR10 (10 Gbit/s) |
Revision 11 |
RBR (1,62 Gbit/s), HBR (2,7 Gbit/s), HBR2 (2,7 Gbit/s), HBR3 (8,1 Gbit/s) |
Ist es erforderlich, einen ein- oder zweispurigen Transceiver-Kanal mit Bitec FMC-Tochterkarte für Geräte der 10er-Serie zu verwenden?
Ja. Für DisplayPort-Designs, die eine frühe Version der Bitec FMC-Tochterkarte (Revision 9 und früher) verwenden/auf die in dieser verwiesen wird, muss die Pinbelegung im folgenden Link aufgrund der Spurumkehr und Polaritätsinversion am Kanal bei TX und RX befolgt werden.
Gerät |
Geräte-Teilenummer |
Link zur Anleitung zur Pin-Zuweisung |
---|---|---|
Intel Stratix 10 Gerät |
1SG280HU1F50E2VGS1 |
|
Intel Arria 10 Gerät |
10AX115S2F45I1SG |
|
Intel Cyclone 10 GX-Gerät |
10CX220YF780E5G |
Wie erstelle ich ein reines DisplayPort-TX- oder RX-Design?
Eine allgemeine Richtlinie zum Erstellen eines reinen DisplayPort TX- oder RX-Designs finden Sie im DisplayPort Intel® Arria 10 FPGA IP Designbeispiel Benutzerhandbuch. Alternativ kann eine ausführlichere Erläuterung speziell für das DisplayPort TX-only-Design im AN 883: Intel Arria 10 DisplayPort TX-only Design Benutzerhandbuch verwiesen werden.
4. Design-Beispiele
Intel Arria 10 Geräte
- AN 793: Intel Arria 10 DisplayPort 4Kp60 mit Video- und Bildverarbeitung Pipeline Retransmit Referenzdesign
- Intel Arria 10 DisplayPort TX-only Design-Benutzerhandbuch
- Intel Arria 10 DisplayPort Designbeispiel mit On-board Connector (nur TX)
- DisplayPort UHD Scaler and Mixer Designbeispiel Benutzerhandbuch
- AN 900: Intel® Arria 10 DisplayPort 8K RX-Design.
- AN 889: Designbeispiel für die Konvertierung von 8K-DisplayPort-Videoformaten
5. Debuggen
Wie debugge ich mein DisplayPort-Design??
Überwachen Sie den Status des abgeschlossenen Verbindungstrainings, die Verbindungsrate und die Kanalanzahl auf der Onboard-Benutzer-LED des Entwicklungskits.
Überwachen Sie Video-Mainstream-Attribute-Informationen (MSA) und den Hilfskanalverkehr des Link-Trainings über Nios II Terminal.
Berechnen Sie die erforderliche Videoauflösungsbandbreite und den wiederhergestellten Takt.
Übersetzen DisplayPort Link Schulung AUX Transaktion
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