RapidIO IP Core Ressourcencenter
Intel bietet eine Reihe kompletter FPGA-Lösungen für die Entwicklung von kundenspezifischen RapidIO-Verarbeitungselementen, Bridges und Switches.
Intel bietet zwei verschiedene RapidIO MegaCore-Funktionen
- Die RapidIO II MegaCore-Funktion entspricht der RapidIO Specification Revision 2.2.
- Physische, Transport- und logische Schichttrennungen (modulare Architektur)
- IDLE2-Sequenz - langes Steuersymbol
- Lane-Raten von 1,25, 2,5, 3,125, 5,0 und 6,25 Gbit/s mit 1x, 2x und 4x Linkbreiten
- RapidIO MegaCore-Funktion entspricht RapidIO Specification Revisions 1.3/2.1
- Physische, Transport- und logische Schichttrennungen (modulare Architektur)
- IDLE1-Sequenz - kurzes Steuersymbol
- Lane-Raten von 1,25, 2,5, 3,125 und 5,0 Gfud mit 1x- und 4X-Linkbreiten
Details zur Geräteunterstützung, z. B. Spurraten, Verbindungsbreiten und Geschwindigkeitsgrade, finden Sie in den Benutzerhandbüchern der RapidIO MegaCore-Funktion.
Die Lösungen, die konfigurierbare RapidIO IP-Cores und Entwicklungsboards umfassen, ermöglichen es Ihnen, sich auf die Kernfunktionen des Systemdesigns zu konzentrieren, indem Sie Folgendes bieten:
- Einfache und schnelle Protokollimplementierung
- Reduzierte Designrisiken
- Verkürzte Entwicklungszeiten
- Platform Designer für System interconnect
Referenzdesigns
- Referenzdesign von SRIO auf TI 6482 DSP ›
- Referenzdesign von SRIO auf TI 6488 DSP ›
- RapidIO Dynamic Data Rate Reconfiguration Referenzdesign für Stratix IV GX-Geräte ›
- Entwurfsbeispiel: Bridge zwischen Wartungshost und Systemwartungsagent ›
- Designbeispiel: Kundenspezifische Implementierung mit Avalon®-ST Pass-Through-Schnittstelle ›
Wissensdatenbank
Die Wissensdatenbank bietet Supportlösungen, Antworten auf häufig gestellte Fragen und Informationen zu bekannten Problemen im Zusammenhang mit RapidIO.
Häufig aufgerufene Lösungen anzeigen:
- Bietet der SRIO MegaCore eine Plattform für die Implementierung einiger benutzerdefinierter logischer Layer-Funktionen oder meines eigenen benutzerdefinierten NREAD/NWRITE-Moduls? ›
- Warum unterscheidet sich die Reihenfolge der SRIO-Verbindungspakete von der Reihenfolge in der Anwendungsschicht? ›
- Ist der RapidIO in der Lage, sich von einem Kabelzug zu erholen und eine SRIO-Verbindung wiederherzustellen? ›
- Kann ich die Systemwartungsagentenschnittstelle in meinem SRIO-Design mit Masse verbinden, wenn ich sie nicht verwende, um den Gesamtverbrauch von Logikelementen (LE) zu reduzieren?- ›
- Wie reagiert das waitrequest-Signal des Avalon-MM I/O Agent-Ports auf einen kontinuierlichen Schreibburst? ›
Finden Sie zusätzliche Lösungen auf der RapidIO MegaCore-Funktion.
Entwicklungskits
Für die RapidIO MegaCore-Funktion stehen folgende Development Kits zur Verfügung:
- 28-nm-FPGA-Entwicklungskit-Portfolio, das die verschiedenen Entwicklungskits für Stratix® V® V- und Cyclone® V-FPGAs abdeckt.
- Stratix IV GX FPGA Entwicklungskit ›
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