Serielle digitale Schnittstelle II IP Support-Center

Hier finden Sie Informationen zum Planen, Auswählen, Entwerfen, Implementieren und Verifizieren Ihrer Serial Digital Interface II IP-Cores für Agilex™ 7 und Agilex™ 5, Stratix® 10 SoC, Arria® 10 SoC, Cyclone® 10 GX SoC, Cyclone® 10 LP SoC, Arria® V SoC, Cyclone® V SoC. Es gibt auch Richtlinien zum Aufrufen Ihres Systems und zum Debuggen des IP-Designs der seriellen digitalen Schnittstelle II.

Erhalten Sie zusätzliche Unterstützung für Agilex™ 7 FPGA Interface Protocol Design und Agilex™ 5 FPGA Interface Protocol Design, schrittweise Anleitungen für Standardentwicklungsabläufe, die die wichtigsten kritischen Ressourcen und Dokumentationen anzeigen.

Suchen Sie nach anderen Geräten in den Geräte- und Produktsupport-Sammlungen.

1. Geräte- und IP-Auswahl

Welche Funktionen werden in der SDI II FPGA IP unterstützt?

• Sie können im SDI II FPGA IP-Benutzerhandbuch, Abschnitt 1, nachlesen. SDI II IP Core – Kurzübersicht

Welche FPGA Gerätereihe sollte ich verwenden?

• Sie können im SDI II FPGA IP-Benutzerhandbuch, Abschnitt 2.3, nachlesen. Allgemeine Beschreibung

Was ist die SDI II FPGA IP-Core FPGA Ressourcenauslastung?

• Sie können sich auf das SDI II FPGA IP-Benutzerhandbuch, Abschnitt 2.4 beziehen. Leistung und Ressourcenauslastung

2. Designablauf und IP-Integration

Dokumentation

• IP Core Benutzerhandbuch
• Anleitung für SDI II FPGA IP

• Agilex™ 7 Geräte
• F-Tile SDI II FPGA IP Designbeispiel Benutzerhandbuch

• Agilex™ 5 Geräte
  • GTS SDI II FPGA IP Designbeispiel Benutzerhandbuch

• Stratix® 10 Geräte
• SDI II Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch

• Arria® 10 Geräte
• SDI II Arria® 10 FPGA IP Designbeispiel Benutzerhandbuch

• Cyclone® 10 GX-Geräte
• SDI II Cyclone® 10 GX FPGA IP Designbeispiel Benutzerhandbuch

• Versionshinweise für FPGA IP
• Versionshinweise für Serial Digital Interface (SDI) II FPGA IP

Wie generiere ich den SDI II FPGA IP-Core?

• Erstellen eines neuen Quartus® Prime-Projekts

• Starten des IP-Katalogs

• Parametrierung des IP Core
  

Wie generiere ich das SDI II FPGA IP-Designbeispiel?

Die folgenden Links bieten eine Schritt-für-Schritt-Anleitung zum Generieren eines SDI II FPGA IP-Designbeispiels aus der Quartus® Prime-Software:

• Agilex™ 7 Geräte
  • Generieren des Designs

• Agilex™ 5 Geräte
  • Generieren des Designs

• Stratix® 10 Geräte
  • Generieren des Designs

• Arria® 10 Geräte
  • Generieren des Designs

• Cyclone® 10 GX-Geräte
  • Generieren des Designs

Wie kompiliere und teste ich mein Design?

Für Agilex™-, Stratix® 10-, Arria® 10- und Cyclone® 10 GX-Geräte finden Sie die Schritte zum Kompilieren und Testen Ihres SDI II FPGA IP-Designs in den folgenden SDI II FPGA IP Designbeispiel-Benutzerhandbüchern im Abschnitt "Kompilieren und Testen des Designs":

• Agilex™ 7 Geräte
  • Kompilieren und Testen des Designs in Hardware
• Agilex™ 5 Geräte
  • Kompilieren und Testen des Designs
• Stratix® 10 Geräte
  • Kompilieren und Testen des Designs
• Arria® 10 Geräte
  • Kompilieren und Testen des Designs
• Cyclone® 10 GX-Geräte
  • Kompilieren und Testen des Designs

Wie kann ich Funktionssimulationen zu SDI II FPGA IP durchführen?

Für Agilex™ F-Tile-, Stratix®-, Arria® 10- und Cyclone® 10 GX-Geräte sind die folgenden Schritte zum Generieren der funktionellen SDI II- FPGA IP-Simulation aufgeführt:

• Aktivieren Sie die Simulationsoption im SDI II FPGA IP Parameter-Editor und generieren Sie SDI II FPGA IP Designbeispiel

• Agilex™ 7 Geräte
  • Simulation des Entwurfs
  • Simulation Testbench

• Agilex™ 5 Geräte
  • Simulation des Entwurfs
  • Simulation Testbench

• Stratix® 10 Geräte
  • Simulation des Entwurfs
  • Simulation Testbench

• Arria® 10 Geräte
  • Simulation des Entwurfs
  • Simulation Testbench

• Cyclone® 10 GX-Geräte
  • Simulation des Entwurfs
  • Simulation Testbench

3. Board-Design und Energiemanagement

Richtlinien für Pin-Verbindungen

• Agilex™ 7 Geräte
• Pin-Anschlussrichtlinien für die Agilex™ 7 Gerätefamilie
• Agilex™ 5 Geräte
  • Richtlinien für Pin-Verbindungen: Agilex™ 5 FPGAs und SoCs
• Stratix® 10 Geräte
• Pin-Anschlussrichtlinien für die Stratix® 10-Gerätefamilie
• Arria® 10 Geräte
• Pin-Anschlussrichtlinien für Arria® 10 GX, GT und SX Gerätefamilie
• Cyclone® 10 GX-Geräte
• Pin-Anschlussrichtlinien für die Cyclone® 10 GX Gerätefamilie

Schematische Überprüfung

• Agilex™ 7 Geräte
• Agilex 7 Arbeitsblatt zur Überprüfung des Schaltplans von Agilex™ 7

• Agilex™ 5 Geräte
  • Agilex 5 Arbeitsblatt zur Überprüfung des Schaltplans für Agilex™ 5 Geräte

• Stratix® 10 Geräte
• Stratix® 10 GX, MX und SX Arbeitsblatt zur Überprüfung des Schaltplans
• Stratix® 10 GX FPGA Entwicklungskit Benutzerhandbuch
• Stratix® 10 SX SoC Entwicklungskit Benutzerhandbuch
• Arria® 10 Geräte
• Arria® 10 GX, GT und SX Arbeitsblatt zur Überprüfung des Schaltplans
• Arria® 10 FPGA Entwicklungskit Benutzer
• Arria® 10 SoC Entwicklungskit Benutzerhandbuch
• Cyclone® GX 10 Geräte
• Cyclone® 10 GX Arbeitsblatt zur Überprüfung des Schaltplans
• Cyclone® 10 GX FPGA Entwicklungskit Benutzerhandbuch

Energieverwaltung

• Agilex™ 7 Energieverwaltung Benutzerhandbuch
• AN 910: Agilex™ 7 Richtlinien für das Design von Stromverteilungsnetzen
• Agilex™ 5 Energieverwaltung Benutzerhandbuch
• AN 692: Überlegungen zur Leistungssequenzierung für Agilex™ 7 Stratix® 10 Arria® 10 und Cyclone® 10 GX und Geräte
• Early Power Estimator für Stratix® 10 FPGAs Benutzerhandbuch
• Stratix® 10 Energieverwaltung Benutzerhandbuch
• Early Power Estimator für Arria® 10 FPGAs Benutzerhandbuch
• AN 711: Leistungsreduzierungsfunktionen in Arria® 10-Geräten
• Early Power Estimator für Cyclone® 10 GX FPGAs Benutzerhandbuch
• Early Power Estimator (EPE) und Power Analyzer
• AN 750: Verwendung des FPGA PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes
• Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch
• AN 721: Erstellen eines FPGA Power Tree
• Benutzerhandbuch für Quartus® Prime Pro Edition: Energieanalyse und -optimierung
• FPGA Power and Thermal Calculator Benutzerhandbuch

Thermische Energieverwaltung

• Agilex™ 7 Geräte
  • AN 944: Thermische Modellierung für Agilex™ 7 FPGAs mit dem FPGA Power and Thermal Calculator
• Agilex™ 5 Geräte
  • Thermal Design Benutzerhandbuch: Agilex™ 5 FPGAs und SoCs
• Stratix® 10 Geräte
• AN 787: Stratix® 10 Thermische Modellierung und Verwaltung mit dem Early Power Estimator
• AN 943: Thermische Modellierung für Stratix® 10 FPGAs mit dem FPGA Power and Thermal Calculator

Leistungssequenzierung

• Agilex™ 7, Stratix® 10, Arria® 10 und Cyclone® 10 GX-Geräte
• AN 692: Überlegungen zur Leistungssequenzierung für Agilex™ 7, Stratix® 10, Arria® 10 und Cyclone® 10 GX-Geräte

Entwicklungskits

• Für den SDI II IP Core stehen folgende Entwicklungskits zur Verfügung:
• Stratix® 10 GX Signalintegritäts-Entwicklungskit
• Stratix® 10 TX Signalintegritäts-Entwicklungskit
• Arria® 10 GX Transceiver Signalintegritäts-Entwicklungskit
• Cyclone® 10 GX FPGA Entwicklungskit
• Stratix® V GT Transceiver Signalintegritäts-Entwicklungskit
• Arria® V GX FPGA Entwicklungskit
• Cyclone® V GT FPGA Entwicklungskit

4. Design-Beispiele

• Arria® 10 Gerät
  • Arria® 10 - GX-Gerät Multi-Rate SDI II Pass-through mit Video & Image Processing Pipeline Reference Design
  • Arria® 10 - Multi-Rate (bis zu 12G-SDI) SDI II mit externem VCXO-Referenzdesign
  • Arria® 10 - Triple Rate SDI II VCXO-Entfernung Referenzdesign
    • AN 746: SDI II Triple-Rate Referenzdesigns für Arria® 10 Geräte
  • Arria® 10 - 12G-SDI Audio-Referenzdesign
• Cyclone® 10 GX-Gerät
  • Cyclone® 10 GX – AN848: Implementierung von Triple-Rate SDI II mit Nextera FMC Daughter Card Reference Design

5. Debuggen

Häufig gestellte Fragen

Weitere Informationen finden Sie in den folgenden Ressourcen: Dokumentation, Schulungskurse, Videos, Designbeispiele und Wissensdatenbank.

Weiterführende Links

• FPGAs für Rundfunk- und Pro-AV-Lösungen
• SDI II FPGA IP-Core
• 3 Gbit/s SDI Video (SMPTE 424M) Whitepaper
• SMPTE.org