Serial Digital Interface II IP Support-Center
Diese Seite ist in Kategorien aufgeteilt, die sich vom Anfang bis zum Ende an dem Systemdesignablauf der Serial Digital Interface II ausrichten. Hier finden Sie Informationen zur Planung, Auswahl, Entwicklung, Implementierung und Verifizierung Ihrer IP-Kerne der Serial Digital Interface II. Es gibt auch Richtlinien, wie Sie Ihr System auf den Weg bringen und das SERIAL Digital Interface II IP-Design debuggen können.
Auf den folgenden Seiten finden Sie Support-Ressourcen für Geräte der Intel Agilex® 7, Intel® Stratix® 10, Intel Arria® 10 und Intel Cyclone® 10. Suchen Sie nach anderen Geräten über die folgenden Links: FPGA Dokumentationsindex, Schulungskurse, Videos, Designbeispiele und Wissensdatenbank.
1. Geräte- und IP-Auswahl
Welche Funktionen werden im SDI II Intel® FPGA IP unterstützt?
Welche Intel® FPGA Gerätefamilie sollte ich verwenden?
Was ist der SDI II Intel® FPGA IP Kern FPGA Ressourcenauslastung?
2. Design-Flow und IP-Integration
Dokumentation
- Benutzerhandbuch für IP Core
- Benutzerhandbuch für SDI II Intel® FPGA IP
- Intel Agilex 7 Geräte
- Benutzerhandbuch für F-Tile SDI II FPGA IP-Design
- Intel Stratix 10 Geräte
- Benutzerhandbuch für SDI II Intel® Stratix 10 FPGA IP-Design
- Intel Arria 10 Geräte
- Benutzerhandbuch für SDI II Intel® Arria 10 FPGA IP-Design
- Intel Cyclone 10 GX-Geräte
- Benutzerhandbuch für SDI II Intel® Cyclone 10 GX FPGA IP-Designbeispiel
- Versionshinweise Intel® FPGA IP
- Versionshinweise für Serial Digital Interface (SDI) II Intel FPGA IP
Wie generiere ich den SDI II Intel® FPGA IP Kern?
- SDI II Intel® FPGA IP Benutzerhandbuch, Abschnitt 3.2.1. Erstellen eines neuen Intel® Quartus® Prime Project
- SDI II Intel® FPGA IP Benutzerhandbuch, Abschnitt 3.2.2. Starten des IP-Katalogs
- SDI II Intel® FPGA IP Benutzerhandbuch, Abschnitt 3.2.3. Parameterisierung des IP-Kerns
Wie generiere ich das SDI II Intel® FPGA IP Design-Beispiel?
Die folgenden Links bieten schrittweise Anweisungen zur Generierung von SDI II Intel® FPGA IP Design-Beispiel aus der Intel Quartus Prime Software:
- Intel Agilex 7 Geräte
- Intel Stratix 10 Geräte
- Intel Arria 10 Geräte
- Intel Cyclone 10 GX-Geräte
Wie kompiliere und teste ich mein Design?
Für Intel Agilex, Intel Stratix 10, Intel Arria 10 und Intel Cyclone 10 GX-Geräte finden Sie die Schritte zur Kompilierung und zum Testen Ihres SDI II Intel® FPGA IP Designs in den folgenden Benutzerhandbüchern für SDI II Intel® FPGA IP Designbeispiel im Abschnitt "Kompilierung und Tests des Designs":
- Intel Agilex 7 Geräte
- Intel Stratix 10 Geräte
- Intel Arria 10 Geräte
- Intel Cyclone 10 GX-Geräte
Wie kann ich SDI II Intel® FPGA IP Funktionelle Simulation ausführen?
Für Intel Agilex F-Kachel, Intel Stratix, Intel Arria 10 und Intel Cyclone 10 GX-Geräte finden Sie unten die Schritte zur Generierung von SDI II Intel® FPGA IP funktionellen Simulation:
- Aktivieren Sie die Simulationsoption im SDI II Intel® FPGA IP Parametereditor und generieren Sie SDI II Intel® FPGA IP-Designbeispiel
- Intel Agilex 7 Geräte
- Intel Stratix 10 Geräte
- Intel Arria 10 Geräte
- Intel Cyclone 10 GX-Geräte
3. Mainboarddesign und Energieverwaltung
Richtlinien für die Pin-Verbindung
- Intel Agilex 7 Geräte
- ® Richtlinien für die Pin-Verbindung Intel Agilex Gerätereihe
- Intel Stratix 10 Geräte
- Richtlinien für Intel® Stratix®-Stiftkontakte der Produktreihe 10
- Intel Arria 10 Geräte
- Intel® Arria®-Pin-Anschlussrichtlinien für 10 GX-, GT- und SX-Gerätefamilien
- Intel Cyclone 10 GX-Geräte
- Intel® Cyclone®-Pin-Anschlussrichtlinien für 10-GX-Geräte
Schemaprüfung
- Intel Agilex 7 Geräte
- ® Arbeitsblatt für Intel Agilex-Geräteschaltplan
- Intel Stratix 10 Geräte
- Arbeitsblatt für Intel Stratix 10 GX-, MX- und SX-Schemaprüfung
- Benutzerhandbuch für das 10-GX-FPGA-Development-Kit Intel® Stratix®
- Benutzerhandbuch für Intel® Stratix® 10 SX SoC Development Kit
- Intel Arria 10 Geräte
- Arbeitsblatt für Intel Arria 10 GX-, GT- und SX-Schemaprüfung
- Benutzer des 10-FPGA-Development-Kits Intel Arria
- Benutzerhandbuch für Intel Arria-10-SoC-Development-Kit
- Intel Cyclone GX 10 Geräte
- Arbeitsblatt Intel Cyclone 10 GX Schemaprüfung
- Benutzerhandbuch für das 10-GX-FPGA-Development-Kit Intel® Cyclone®
Energieverwaltung
- Early Power Estimator (EPE) und Power Analyzer
- AN 750: Verwenden des Intel FPGA PDN-Tools zur Optimierung Ihres Design ihres Power Delivery Network
- Gerätespezifisches Power Deliver Network (PDN)-Tool 2.0 Benutzerhandbuch
- Early Power Estimator für Intel® Cyclone® 10 GX FPGAs Benutzerhandbuch
- Early Power Estimator für Intel® Arria® 10 FPGAs Benutzerhandbuch
- AN 711: Funktionen zur Leistungsreduzierung in Intel® Arria® 10 Geräten
- AN 721: Erstellen eines FPGA-Power-Tree
- AN 692: Erwägungen zur Energiesequenzierung bei 10 GX- Intel® Cyclone®, Intel® Arria® 10- Intel® Stratix® 10- und Intel Agilex® Geräten
- Early Power Estimator für Intel® Stratix® 10 FPGAs Benutzerhandbuch
- Benutzerhandbuch für die Energieverwaltung Intel® Stratix® 10
- ® Intel Agilex-Benutzerhandbuch für die Energieverwaltung
- AN 910: Intel Agilex® 7 Richtlinien für die Auslegung von Stromverteilungsnetzen
- Intel® Quartus® Prime Pro Edition Benutzerhandbuch: Energieanalyse und -optimierung
- Intel® FPGA Power and Thermal Calculator Benutzerhandbuch
Energiemanagement für Kühlung
- Intel Stratix 10 Geräte
- AN 787: Intel® Stratix® 10 Thermal Modeling and Management mit der Early Power Estimator
- AN 943: Wärmemodellierung für Intel® Stratix® 10 FPGAs mit der Intel® FPGA Power and Thermal Calculator
- AN 944: Wärmemodellierung für Intel Agilex® FPGAs mit dem Intel® FPGA Power and Thermal Calculator
Energiesequenzierung
- Intel Stratix 10, Intel Cyclone 10 GX, Intel Arria 10 und Intel Agilex 7 Geräte
- AN 692: Erwägungen zur Energiesequenzierung für Intel® Cyclone® 10 GX-, Intel® Arria® 10-, Intel® Stratix® 10- und Intel Agilex® 7 Geräte
Entwicklungskits
- Die folgenden Entwicklungskits sind für den SDI II IP-Kern verfügbar:
- Intel® Stratix®-10-GX-Signalintegritäts-Entwicklungskit
- Intel® Stratix® 10-TX-Signalintegritäts-Entwicklungskit
- Intel® Arria®-10-GX-Transceiver-Signalintegritäts-Entwicklungskit
- 10-GX-FPGA-Entwicklungskit Intel® Cyclone®
- Stratix®-V-GT-Transceiver-Signalintegritäts-Entwicklungskit
- Entwicklungskit für Arria® V GX FPGA
- Entwicklungskit für Cyclone® V GT FPGA
4. Designbeispiele
- Intel Arria 10 Geräte
- Arria 10 – Intel GX Geräte-Multiraten-SDI II Pass-Through mit Referenzdesign der Video- und Bildverarbeitungs-Pipeline
- Arria 10 – Multi Rate (bis zu 12G-SDI) SDI II mit externem VCSTACK-Referenzdesign
- Arria 10 – Dreifachraten-SDI II VC ASCII-Entfernungsreferenzdesign (AN746)
- Arria 10 – 12G-SDI Audio-Referenzdesign
- Intel Cyclone 10 GX Gerät
5. Debugging
Häufig gestellte Fragen
Stellen Sie sicher, dass Sie die Option "CRC-Fehlerausgabe" im SDI II Intel® FPGA IP Parametereditor für korrekte CRC-Werte aktivieren (gilt nicht für SD-SDI).
Weitere Informationen finden Sie im Benutzerhandbuch für den SDI II Intel® FPGA IP, Abschnitt 5.3.1. Einfügen von Zeile für das korrekte Einsetzen der Zeile.
Weitere Informationen finden Sie im Benutzerhandbuch für den SDI II Intel® FPGA IP, Abschnitt 7.1.2.2. Transceiver mit einfachem Modus im gleichen Kanal.
Sie können sich an das Benutzerhandbuch für das IP-Designbeispiel SDI II Intel® Stratix 10 FPGA wenden, Abschnitt 1.5.1. Richtlinien für Verbindungs- und Einstellungen zur korrekten Anzeige von NTSC- und PAL-Videoformat.
Stellen Sie sicher, dass die Taktfrequenz mit der korrekten Onboard-Taktfrequenz verbunden ist. Wenn beispielsweise das SDI Tx PLL Reflck-Taktsignal auf 148,5 MHz konfiguriert ist, verwenden Sie dann auch den 148,5-MHz-Taktchip, um eine Verbindung zum SDI Tx PLL-Speichersignal herzustellen.
Für das Design von seriellen Loopback-Beispielen kann der Kunde alle unterstützten Videoauflösungen in der .tcl-Datei in diesem Verzeichnis <Example-Design-Ordner>\hwtest\tpg_ctrl.tcl anzeigen. Für das Design eines parallelen Loopback-Beispiels ist diese .tcl-Datei nicht verfügbar, aber der Kunde kann weiterhin auf alle unterstützten Videoauflösungen in der SMPTE-Spezifikation zugreifen.
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