Serielle digitale Schnittstelle II IP Support-Center

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Stellen Sie sicher, dass die Option "CRC-Fehlerausgabe" im SDI II FPGA IP-Parametereditor für korrekte CRC-Werte aktiviert ist (gilt nicht für SD-SDI).

Weitere Informationen finden Sie im SDI II FPGA IP-Benutzerhandbuch, Abschnitt 5.3.1. Zeile einfügen für eine korrekte Zeileneinfügung.

Weitere Informationen finden Sie im Benutzerhandbuch SDI II Stratix® 10 FPGA IP Design Example Driver, Abschnitt 1.5.1. Verbindungs- und Einstellungsrichtlinien zur korrekten Anzeige des NTSC- und PAL-Videoformats.

Stellen Sie sicher, dass die Frequenz des Taktsignals mit der richtigen Onboard-Taktfrequenz verbunden ist. Wenn beispielsweise das SDI Tx PLL-Reflck-Taktsignal auf 148,5 MHz konfiguriert ist, verwenden Sie auch einen 148,5-MHz-Taktchip, um eine Verbindung zum SDI Tx PLL-Refclk-Signal herzustellen.

Für serielle Loopback-Beispieldesigns kann der Kunde die gesamte unterstützte Videoauflösung in .tcl-Datei in diesem Verzeichnis <Beispieldesign-Ordner>\hwtest\tpg_ctrl.tcl sehen. Für parallele Loopback-Beispieldesigns ist diese .tcl-Datei nicht verfügbar, aber der Kunde kann trotzdem auf alle unterstützten Videoauflösungen in SMPTE-Spezifikation zugreifen.

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