Der Timing Analyzer ist ein statischer Timing-Analysator mit ASIC-Stärke, der das branchenübliche Synopsys® Design Constraints (SDC)-Format unterstützt. Diese Seite enthält Links zu Ressourcen, in denen Sie mehr über den Zeitablaufanalysator erfahren können.
Einen kurzen Überblick über den Timing Analyzer finden Sie im Abschnitt Timing Analyzer auf der Produktfunktionsseite der Intel® Quartus® Prime Design Software .
Ressourcen für Timing Analyzer
Tabelle 1 enthält Links zu verfügbarer Dokumentation zum Zeitablaufanalysator.
Tabelle 1. Dokumentation zum Timing Analyzer
| Titel | Beschreibung |
|---|---|
| AN775: Richtlinien für die Generierung von I/O-Timing-Informationen | In dieser Anwendungsbeschreibung werden Techniken zum Generieren von E/A-Timing-Informationen für ein bestimmtes Gerät mithilfe der Intel® Quartus® Prime-Software demonstriert. |
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(Pro Edition) |
Der Intel® Quartus® Prime Pro Edition Timing Analyzer verwendet branchenübliche Einschränkungs- und Analysemethoden, um Berichte über alle erforderlichen Datenzeiten, Datenankunftszeiten und Taktankunftszeiten für alle Register-zu-Register-, E/A- und asynchronen Rücksetzpfade in Ihrem Design zu erstellen. |
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(Standard-Ausgabe) |
Der Intel® Quartus® Prime Standard Edition Timing Analyzer verwendet branchenübliche Einschränkungs- und Analysemethoden, um über alle erforderlichen Datenzeiten, Datenankunftszeiten und Taktankunftszeiten für alle Register-zu-Register-, E/A- und asynchronen Rücksetzpfade in Ihrem Design zu berichten. |
| Anwenden von Multizyklus-Ausnahmen im Timing Analyzer (PDF) | Diese Anwendungsbeschreibung beschreibt die Anwendung von Multizyklus-Ausnahmen im Timing Analyzer. |
| Quartus Prime Timing Analyzer Kochbuch (PDF) | Dieses Kochbuch enthält verschiedene Designbeispiele und Vorlagen, die zeigen, wie Timing-Beschränkungen auf verschiedene Designschaltungen angewendet werden können. |
| Kurzanleitung für den Zeitablaufanalysator (PDF) | Dieses Tutorial bietet eine kurze Einführung in den Timing Analyzer. |
| SDC und Timing Analyzer API Referenzhandbuch (PDF) | Dieses Referenzhandbuch enthält eine Liste aller SDC-Befehle, die vom Timing Analyzer unterstützt werden, sowie die vollständige Tool Command Language (Tcl) API. |
| AN 471: Leistungsstarke FPGA-PLL-Analyse mit Timing Analyzer (PDF) | Diese Anwendungsbeschreibung beschreibt die Analyse und Einschränkung von Phase-Locked Loops (PLLs) mit dem Timing Analyzer. |
| Durchführen einer äquivalenten Timing-Analyse zwischen Altera Timing Analyzer und Xilinx Trace Whitepaper (PDF) | In diesem Whitepaper wird gezeigt, wie Sie eine äquivalente statische Timing-Analyse zwischen dem Timing Analyzer von Altera und dem Trace von Xilinx durchführen. |
| Timing-Analysator Taktanalysator | Bietet detaillierte Informationen zur Taktanalyse, einschließlich der Ableitung von Gleichungen für die Timing-Analyse. |
| Ausnahmen beim Zeitablaufanalysator | Liefert eine Übersicht über die SDC-Ausnahmen der Zeitanalyse und deren Rangfolge. |
| Timing Analyzer Sammlungen | Listet alle unterstützten Sammlungen auf (ein zentraler Bestandteil des Zeitablaufanalysators). |
| Timing Analyzer GUI | Machen Sie sich mit der grafischen Benutzeroberfläche des Zeitablaufanalysators und seinen Funktionen vertraut. |
Tabelle 2 enthält Links zu verfügbaren Schulungen und Demonstrationen zum Timing Analyzer.
Tabelle 2. Timing Analyzer Schulung und Demonstrationen
| Titel | Beschreibung |
|---|---|
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(Online-Kurs) |
Sie lernen die wichtigsten Aspekte der Timing Analyzer GUI in der Intel® Quartus® Prime Pro Software v. 20.3 kennen, wobei der Schwerpunkt auf der Auswertung von Timing-Berichten liegt. Dies ist ein 1,5-stündiger Online-Kurs. |
Einschränken von quellsynchronen Schnittstellen (Online-Kurs) |
Diese Schulung zeigt Ihnen, wie Sie synchrone Schnittstellen mit einer einzigen Datenratenquelle mit dem Timing Analyzer in der Intel® Quartus® Prime-Software einschränken und analysieren können. Sie lernen die Vorteile von quellsynchronen Schnittstellen im Vergleich zu herkömmlichen Taktsystemschnittstellen kennen. Sie werden in der Lage sein, Synopsys* Design Constraints (SDC) zu schreiben, um synchrone Ein- und Ausgänge für Quellen mit einer einzigen Datenrate einzuschränken. Dies ist ein 1-stündiger Online-Kurs. |
Einschränken von Quellsynchronschnittstellen mit doppelter Datenrate (Online-Kurs) |
Diese Schulung bietet eine Einführung in Schnittstellen mit doppelter Datenrate und einige der Herausforderungen, die mit deren Einschränkung verbunden sind. Sie lernen Taktbeschränkungen, Datenbeschränkungen und Timing-Ausnahmen sowohl für Eingangs- als auch für Ausgangs-DDR-Schnittstellen kennen. Schließlich erfahren Sie, wie Sie das synchrone Schnittstellen-Timing der DDR-Quelle mit dem Timing-Analyzer Timing Analyzer analysieren. Dies ist ein 30-minütiger Online-Kurs. |
Die Intel® Quartus® Prime Software: Grundlagen (Schulungskurs) |
Erfahren Sie, wie Sie die Intel® Quartus® Prime Software verwenden, um ein FPGA- oder CPLD-Design vom ersten Entwurf bis zur Geräteprogrammierung zu entwickeln. Sie erstellen ein neues Projekt, geben neue oder vorhandene Designdateien ein und kompilieren Ihr Projekt. Sie erfahren, wie Sie nach Kompilierungsinformationen suchen, Einstellungen und Zuweisungen verwenden, um die Ergebnisse der Kompilierung anzupassen, und E/A-bezogene Zuweisungen verwalten. Dies ist ein 8-stündiger Kurs, der von einem Lehrer geleitet wird. |