I/O-Management und Board Development Supportcenter

AN775: Richtlinien für die Generierung von I/O-Timing-Informationen

Informationen zum E/A-Timing sind entscheidend für eine frühzeitige Analyse während der Designphase von Leiterplatten. Generieren Sie Timing-Parameter, die Ihnen helfen, das Timing-Budget Ihres Designs unter Berücksichtigung von E/A-Standards und Pin-Platzierung anzupassen.

In diesem Kapitel des Handbuchs Intel Quartus Prime Pro Edition und Intel Quartus Prime Standard Edition wird Intel FPGA E/A-Planungsablauf erläutert, und es wird detailliert beschrieben, wie und wann die vielen E/A-Planungstools wie der Pin-Planer eingesetzt werden sollten. Es wird beschrieben, wie HDL-Dateien der obersten Ebene mithilfe des frühen E/A-Planungsablaufs von Pin Planner mit benutzerdefinierten Megafunktionen erstellt werden. Es beschreibt die Methodik für E/A-Zuweisungen und -Analysen und erläutert die erweiterte E/A-Timing-Analyse mit Platinenleiterbahnmodellen in Intel Quartus Prime Pro Edition und Intel Quartus Prime Standard Edition-Software.

In diesem Kapitel des Handbuchs der Intel Quartus Prime Standard Edition wird erläutert, wie Sie das SSN-Analyse- und Optimierungstool in Intel Quartus Prime Standard Edition-Software 9.0 und höher verwenden. Es erläutert den Werkzeugablauf und erklärt, was erforderlich ist, um eine genaue SSN-Analyse in Ihrem Intel FPGA Design durchzuführen. Außerdem werden die SSN-Optimierungstechniken und -einstellungen Intel Quartus Prime Standard Edition-Software beschrieben.

Verwendung der Software Intel® Quartus® Prime Standard Edition: Eine Einführung

Sie lernen, wie Sie Intel® Quartus® Prime Standard Edition-Software verwenden, um ein Intel FPGA Design zu entwickeln. Du erstellst ein neues Projekt, führst Benutzereinstellungen und Zuweisungen durch, kompilierst, simulierst und konfigurierst dein Gerät, um zu sehen, wie das Design im System funktioniert.

• 80-minütiger On-Demand-Schulungskurs

In dieser Schulung erfahren Sie mehr über Interface Planner, früher bekannt als BluePrint, ein einfach zu bedienendes Tool in der Intel® Quartus® Prime Pro Edition-Software, das die Leistungsfähigkeit des Fitters nutzt, um in wenigen Minuten einen legalen Grundriss zu erstellen. Nehmen Sie garantierte Zuweisungen von legalen Ressourcenstandorten Schnittstelle für Schnittstelle statt Pin für Pin vor, um Ihren E/A-Planungszyklus zu verkürzen.

• 39-minütiger On-Demand-Schulungskurs

Sehen Sie sich eine kurze Demonstration zu den I/O-Zuweisungstools der Quartus II-Software an. Sie erfahren, wie Sie die Funktionen des Schnittstellenplaners verwenden, die in Intel Quartus Prime Pro Edition-Software zu finden sind.

• 4-minütige Demonstration

Beschreibt die Unterstützung für optionale PCB-Design-Tools von Drittanbietern durch Siemens EDA und Cadence*. Enthält auch Informationen über Signalintegritätsanalysen und Simulationen mit HSPICE- und IBIS-Modellen.

Mit der I/O Designer-Software von Mentor Graphics* können Sie die Vorteile des gesamten FPGA Symboldesigns, der Erstellung, der Bearbeitung und des Rückwärtskommentierungsprozesses nutzen, der von den Mentor Graphics*-Tools unterstützt wird.

Dieses Kapitel beschreibt die effiziente Planung und Belegung von I/O-Pins in Ihrem Zielgerät. Berücksichtigen Sie bereits in der Entwurfsphase I/O-Standards, Regeln für die Platzierung der Pins und die Eigenschaften Ihrer Leiterplatte.

Dieses Dokument enthält eine Schritt-für-Schritt-Anleitung und eine Checkliste mit Best-Practice-Richtlinien für den Entwurf und die Überprüfung eines Stromverteilungsnetzes (PDN).

Enthält Informationen und Vorschläge für das Design und Layout von Hochgeschwindigkeits-Mainboards mit Intel FPGAs.

Bietet allgemeine Informationen zum Design von Hochgeschwindigkeitsplatinen.

Tool für das Stromverteilungsnetz (PDN)

Das benutzerfreundliche PDN-Design-Tool (Power Distribution Network) ist ein grafisches Tool, das mit allen Intel® FPGAs zur Optimierung des PDN auf Mainboard-Ebene verwendet wird. Der Zweck des PDN auf Board-Ebene besteht darin, die Leistungs- und Rückströme vom Spannungsregelmodul (VRM) an die FPGA Stromversorgungen zu verteilen und eine optimale Signalintegrität und FPGA Leistung des Transceivers zu unterstützen.

Mit der ständig steigenden Betriebsgeschwindigkeit von Schnittstellen im traditionellen FPGA-Design müssen die Zeit- und Signalintegritätsmargen zwischen dem FPGA und anderen Geräten auf der Platine innerhalb der Spezifikationen und Toleranzen liegen, bevor eine Leiterplatte gebaut wird.

Die Software Intel® Quartus® Prime kann zwei verschiedene Arten von E/A-Modellen exportieren, die für unterschiedliche Simulationssituationen nützlich sind, IBIS-Modelle und HSPICE-Modelle.

In dieser Schulung lernen Sie die Notwendigkeit einer genauen Simulation und Analyse der Signalintegrität beim Design von Hochgeschwindigkeits-Leiterplatten mit Intel® FPGA-Transceivern kennen.

• 14-minütiger On-Demand-Schulungskurs