EDA-Partner: FPGA EDA Systems
Das Intel EDA-Technologieumfeld stellt sicher, dass Sie eine vollständige Designlösung für den Entwurf, die Verifizierung und die Integration von Intel® FPGAs in Ihre Systeme erhalten.
Design auf Systemebene
EDA-Anbieter |
Produktname |
Design-Lösung |
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High-Level-Design-Tool |
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Verwaltung von Registerkarten |
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High-Level-Synthese |
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High-Level-Synthese |
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High-Level-Synthese |
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High-Level-Design-Tool |
Design-Kreation
Produktname |
Design-Lösung |
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Projektmanagement-, Entwurfserfassungs- und Analysetool |
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Designeingabe, Codeverständnis, Projektmanagement und Zusammenarbeit |
Synthese
Produktname |
Design-Lösung |
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|---|---|---|
Logik-Synthese |
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Fortgeschrittene Logiksynthese |
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Timing-Closure-Tool |
Simulation
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Simulation |
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Simulation |
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Mulation |
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Simulation |
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Simulation |
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Metriken-Cloud-Simulator |
Simulation | |
Simulation |
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| Synopsys (Synopsys) | VCS | Simulation |
Überprüfung
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Überprüfung von Designregeln und Verifizierung von Clock Domain Crossing (CDC) |
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| Blaue Perle | RTL-Checker |
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Generator für Einschränkungen |
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Takt-Domain-Crossing (CDC) |
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Formale Verifizierung |
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Generator für Einschränkungen |
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Überprüfung der Timing-Exception |
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Überprüfung von Zeitausnahmen |
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Äquivalenzprüfung |
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Funktionsverifizierung |
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Überprüfung der Domainüberquerung von Clock |
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Überprüfung der Domainüberquerung von Clock |
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Testbench-Generator |
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Verifizierung des Timings |
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RTL-Analyse für FPGA Designs |
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Flusen-Kontrollen |
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Verifizierung von Clock Domain Crossing (CDC) |
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Überprüfung der funktionalen Eigenschaften |
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Prüfung der logischen Äquivalenz |
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In-System-Verifizierung und integriertes RTL-Debugging |
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In-System-Verifizierung |
Design auf Board-Ebene
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Schaltpläne und Layout für Leiterplatten |
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FPGA I/O-Planung |
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SI-Analyse |
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Allegro Design Authoring |
Schaltpläne für Leiterplatten |
|
Schaltpläne für Leiterplatten |
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PCB-Layout |
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PCB-Layout |
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| Keysight Technologien | PathWave-Design-Software | PathWave Advanced-Design-System (ADS) |
FPGA I/O-Planung |
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SI-Analyse |
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Schaltpläne für Leiterplatten |
||
Schaltpläne und Layout für Leiterplatten |
||
PCB-Layout |
||
PCB-Layout |
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Signalintegritäts-Software, Inc. (SiSoft) |
SI-Analyse |
ASIC-Prototyping
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Multi-Chip-Partitionierungssystem |
Designoptimierung
| Design-Lösung | für EDA-Anbieter Produktname | |
|---|---|---|
| Plunify | Intime (Begriffsklärung | Software zur Designoptimierung |
Alle EDA-Partner
Partner des ACCESS-Programms |
System-Level-Design |
Design-Kreation |
Synthese |
Simulation |
Überprüfung |
Design auf Board-Ebene |
ASIC-Prototyping |
Designoptimierung |
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| Keysight Technologien | ✓ | |||||||
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Signalintegritäts-Software, Inc. (SiSoft) |
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