EDA-Partner: FPGA EDA-Systeme
EDA-Partner
Unser EDA-Ökosystem sorgt dafür, dass Sie über eine vollständige Designlösung beim Design, der Verifizierung und Integration von Intel® FPGAs in Ihre Systeme verfügen.
Design auf Systemebene
EDA-Anbieter |
Produktname |
Design-Lösung |
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High-Level-Design-Tool |
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Kartenverwaltung registrieren |
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Synthese auf hoher Ebene |
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Synthese auf hoher Ebene |
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Synthese auf hoher Ebene |
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High-Level-Design-Tool |
Designerstellung
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Projektmanagement- und Designerfassungs- und Analysetool |
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Designeingabe, Code-Verständnis, Projektmanagement und Zusammenarbeit |
Synthese
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Logiksynthese |
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Fortschrittliche Logiksynthese |
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Timing-Schließungstool |
Simulation
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Simulation |
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Simulation |
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Mulation |
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Simulation |
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Simulation |
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Metrics Cloud Simulator |
Simulation | |
Simulation |
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| Synopsys | Vcs | Simulation |
Überprüfung
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Design-Regelüberprüfung und Clock Domain Crossing (CDC)-Verifizierung |
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| Blaues Wasser | RTL-Checker |
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Constraints-Generator |
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Clock Domain Crossing (CDC) |
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Formale Verifizierung |
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Constraints-Generator |
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Timing-Ausnahmeüberprüfung |
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Timing-Ausnahmevalidierung |
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Äquivalente Überprüfung |
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Funktionsüberprüfung |
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Überprüfung der Clock-Domain-Crossing |
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Überprüfung der Clock-Domain-Crossing |
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Testbench-Generator |
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Timing-Verifizierung |
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RTL-Analyse für FPGA Designs |
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Lint-Checks |
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Überprüfung von Clock Domain Crossing (CDC) |
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Überprüfung der funktionalen Eigenschaften |
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Logikäquivalenzprüfung |
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In-System-Verifizierung und integriertes RTL-Debugging |
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In-System-Verifizierung |
Design auf Mainboardebene
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Platinenplatinen-Schaltpläne und -Layout |
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FPGA I/O-Planung |
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SI-Analyse |
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Alle gerne Design-Autoren |
Platinenplatinen-Schaltpläne |
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Platinenplatinen-Schaltpläne |
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Platinen-Mainboard-Layout |
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Platinen-Mainboard-Layout |
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| Keysight-Technik | PathWave Design-Software | PathWave Advanced Design System (ADS) |
FPGA I/O-Planung |
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SI-Analyse |
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Platinenplatinen-Schaltpläne |
||
Platinenplatinen-Schaltpläne und -Layout |
||
Platinen-Mainboard-Layout |
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Platinen-Mainboard-Layout |
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SignalIntegritätssoftware, Inc. (SiSoft) |
SI-Analyse |
ASIC-Prototyping
EDA-Anbieter |
Produktname |
Design-Lösung |
|---|---|---|
Multi-Chip-Partitionierungssystem |
Designoptimierung
| Design-Lösung | für EDA-Anbieter | |
|---|---|---|
| Plunifizieren | Intime | Designoptimierungssoftware |
Alle EDA-Partner
ACCESS-Programmpartner |
Design auf Systemebene |
Designerstellung |
Synthese |
Simulation |
Weblinks |
Design auf Mainboardebene |
ASIC-Prototyping |
Designoptimierung |
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| Keysight-Technik | ✓ | |||||||
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SignalIntegritätssoftware, Inc. (SiSoft) |
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