EDA-Partner: FPGA EDA-Systeme

Design auf Systemebene

EDA-Anbieter

Produktname

Design-Lösung

Altium

Altium Designer

High-Level-Design-Tool

Agnisys Technology Pvt Ltd

IDesignSpec

Kartenverwaltung registrieren

Bluespec

RISC-V-Tools

Synthese auf hoher Ebene

Cadence Design Systems, Inc.

Stratus-Synthese auf hohem Niveau

Synthese auf hoher Ebene

Nec

CyberWorkBench

Synthese auf hoher Ebene

SynaptiCAD

TestBencher Pro

High-Level-Design-Tool

Designerstellung

EDA-Anbieter

Produktname

Design-Lösung

Mentor Grafik®

HDL-Designer

Projektmanagement- und Designerfassungs- und Analysetool

Sigasi

Sigasi HDT

Designeingabe, Code-Verständnis, Projektmanagement und Zusammenarbeit

Synthese

EDA-Anbieter

Produktname

Design-Lösung

Mentor Grafik

Präzision RTL

Logiksynthese

Präzision RTL Plus

Fortschrittliche Logiksynthese

Physikalische Präzision

Timing-Schließungstool

Simulation

EDA-Anbieter

Produktname

Design-Lösung

Alichc, Inc.

Active-HDL

Simulation

SSDs in Dera-SSD

Simulation

Cadence Design Systems, Inc.

Xcelium Logik-Simulator

Mulation

Mentor Grafik

ModelSim®

Simulation

Questa Advanced Simulator

Simulation

Metrics Design Automation

Metrics Cloud Simulator
(SaaS Cloud Computing Environment für Simulation)

Simulation

SynaptiCAD

VeriLogger Extreme

Simulation

Synopsys Vcs Simulation

Überprüfung

EDA-Anbieter

Produktname

Design-Lösung

Alichc, Inc.

ALINT-PRO

Design-Regelüberprüfung und Clock Domain Crossing (CDC)-Verifizierung

Blaues Wasser

RTL analysieren

RTL-Checker

Timing-Beschränkungen erstellen

Constraints-Generator

Überprüfung von Clock Domain Crossing (CDC)

Clock Domain Crossing (CDC)

Cadence Design Systems, Inc.

Formale Verifizierungsplattform von "Verifizierung"

Formale Verifizierung

Fishtail

Fokus

Constraints-Generator

Bestätigen

Timing-Ausnahmeüberprüfung

Bestätigen

Timing-Ausnahmevalidierung

Mentor Grafik

FormalPro

Äquivalente Überprüfung

Questa – Formale Verifizierung

Funktionsüberprüfung

Überprüfung von Questa Clock-Domain Crossing

Überprüfung der Clock-Domain-Crossing

Echte Absicht

CdC für Das Jahr 2018

Überprüfung der Clock-Domain-Crossing

SynaptiCAD

TestBencher Pro

Testbench-Generator

WaveFormer Pro

Timing-Verifizierung

Synopsys

Für FPGA

RTL-Analyse für FPGA Designs

DieS-Lint-Technologie

Lint-Checks

Das CdC-Laufwerk

Überprüfung von Clock Domain Crossing (CDC)

VC Formal

Überprüfung der funktionalen Eigenschaften

Formalität

Logikäquivalenzprüfung

Temento Systeme

Dialite – Platform Edition

In-System-Verifizierung und integriertes RTL-Debugging

erer Bus (NSDS)

In-System-Verifizierung

Design auf Mainboardebene

EDA-Anbieter

Produktname

Design-Lösung

Altium

Altium Designer

Platinenplatinen-Schaltpläne und -Layout
SI-Analyse

Cadence Design Systems, Inc.

Alle FPGA Systemplaner

FPGA I/O-Planung

Cadence Alleplatinendesign

SI-Analyse

Alle gerne Design-Autoren
Allewirkdesign-Einstiegserfassung /Capture CIS

Platinenplatinen-Schaltpläne

Cadence OrCAD Capture and Capture CIS

Platinenplatinen-Schaltpläne

Allewirr PCB-Designer

Platinen-Mainboard-Layout

OrCAD PCB Designer

Platinen-Mainboard-Layout

Keysight-Technik PathWave Design-Software PathWave Advanced Design System (ADS)

Mentor Grafik

I/O-Designer

FPGA I/O-Planung

HyperLynx-Signalintegrität (SI)

SI-Analyse

DxDesigner

Platinenplatinen-Schaltpläne

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Platinenplatinen-Schaltpläne und -Layout

Unternehmen

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Platinen-Mainboard-Layout

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