EDA-Partner: FPGA EDA-Systeme

EDA-Partner

Unser EDA-Ökosystem sorgt dafür, dass Sie über eine vollständige Designlösung beim Design, der Verifizierung und Integration von Intel® FPGAs in Ihre Systeme verfügen.

Design auf Systemebene

EDA-Anbieter

Produktname

Design-Lösung

Altium

Altium Designer

High-Level-Design-Tool

Agnisys Technology Pvt Ltd

IDesignSpec

Kartenverwaltung registrieren

Bluespec

Bluespec Compiler

Synthese auf hoher Ebene

Cadence Design Systems, Inc.

Stratus-Synthese auf hohem Niveau

Synthese auf hoher Ebene

Duolog-Technik

Sokrates

Kartenverwaltung registrieren

Impulse beschleunigte Technologien

ImpulseC-Co-Krafter

Synthese und Simulation auf hoher Ebene

NEC

CyberWorkBench

Synthese auf hoher Ebene

PDTi

SpectaReg

Kartenverwaltung registrieren

Poseidon-Designsysteme

Triton Tuner

Simulation auf Systemebene

Triton Builder

Synthese auf hoher Ebene

SynaptiCAD

TestBencher Pro

High-Level-Design-Tool

Designerstellung

EDA-Anbieter

Produktname

Design-Lösung

Mentor Grafik®

HDL-Designer

Projektmanagement- und Designerfassungs- und Analysetool

Sigasi

Sigasi HDT

Designeingabe, Code-Verständnis, Projektmanagement und Zusammenarbeit

Synthese

EDA-Anbieter

Produktname

Design-Lösung

Mentor Grafik

Präzision RTL

Logiksynthese

Präzision RTL Plus

Fortschrittliche Logiksynthese

Physikalische Präzision

Timing-Schließungstool

Synopsys

Synplify Pro

Logiksynthese-Tool

Premier zusammenstellen

Timing-Schließungstool

Simulation

EDA-Anbieter

Produktname

Design-Lösung

Alichc, Inc.

Active-HDL

Simulation

SSDs in Dera-SSD

Simulation

Cadence Design Systems, Inc.

Inzisiver Enterprise-Simulator

Simulation

Mentor Grafik

ModelSim®

Simulation

Questa Advanced Simulator

Simulation

Metrics Design Automation

Metrics Cloud Simulator
(SaaS Cloud Computing Environment für Simulation)

Simulation

EDA-Sinfonie

VHDL Simili

Simulation

SynaptiCAD

VeriLogger Extreme

Simulation

Synopsys

VCS

Simulation

Überprüfung

EDA-Anbieter

Produktname

Design-Lösung

Alichc, Inc.

ALINT-PRO

Design-Regelüberprüfung und Clock Domain Crossing (CDC)-Verifizierung

Blaues Wasser

RTL analysieren

RTL-Checker

Timing-Beschränkungen erstellen

Constraints-Generator

Überprüfung von Clock Domain Crossing (CDC)

Clock Domain Crossing (CDC)

Cadence Design Systems, Inc.

Konformitäts-Equivalenzchecker begegnen

Formale Verifizierung

EMA-Designautomatisierung

TimingDesigner

Timing-Verifizierung

Fishtail

Fokus

Constraints-Generator

Bestätigen

Timing-Ausnahmeüberprüfung

Bestätigen

Timing-Ausnahmevalidierung

Mentor Grafik

FormalPro

Äquivalente Überprüfung

Questa – Formale Verifizierung

Funktionsüberprüfung

Überprüfung von Questa Clock-Domain Crossing

Überprüfung der Clock-Domain-Crossing

Echte Absicht

CdC für Das Jahr 2018

Überprüfung der Clock-Domain-Crossing

SynaptiCAD

TestBencher Pro

Testbench-Generator

WaveFormer Pro

Timing-Verifizierung

Synopsys

Für FPGA

RTL-Analyse für FPGA Designs

DieS-Lint-Technologie

Lint-Checks

Das CdC-Laufwerk

Überprüfung von Clock Domain Crossing (CDC)

VC Formal

Überprüfung der funktionalen Eigenschaften

Formalität

Logikäquivalenzprüfung

Temento Systeme

Dialite – Platform Edition

In-System-Verifizierung und integriertes RTL-Debugging

erer Bus (NSDS)

In-System-Verifizierung

TransEDA

VN-Spezifikation

Spezifikationsüberprüfung

VN-Check

RTL-Checker

VN-Abdeckung

Coverage-Tool für "State Machine" (FSM)

Abdeckungsanalyse

Code-Coverage-Tool für Simulation und Testbench-Generierung

Assertain-HDL

RTL-Checker für Simulationsabdeckung

Assertain-ABV

RTL-Checker für Funktionelle Verifizierungsabdeckung

Design auf Mainboardebene

EDA-Anbieter

Produktname

Design-Lösung

Agilent Technologien

Advanced Design System (ADS)

Analyse der Signalintegrität (SI)

Altium

Altium Designer

Platinenplatinen-Schaltpläne und -Layout
SI-Analyse

Cadence Design Systems, Inc.

Systemplaner alle alle FPGA

FPGA I/O-Planung

Systemplaner für OrCAD FPGA

FPGA I/O-Planung

Allewirkplatine SI

SI-Analyse

OrCAD Signal Explorer

SI-Analyse

Alle gerne Design-Autoren
Allewirkdesign-Einstiegserfassung /Capture CIS

Platinenplatinen-Schaltpläne

Cadence OrCAD Capture and Capture CIS

Platinenplatinen-Schaltpläne

Allewirr PCB-Designer

Platinen-Mainboard-Layout

OrCAD PCB Designer

Platinen-Mainboard-Layout

Mentor Grafik

I/O-Designer

FPGA I/O-Planung

HyperLynx-Signalintegrität (SI)

SI-Analyse

DxDesigner

Platinenplatinen-Schaltpläne

PADS

Platinenplatinen-Schaltpläne und -Layout

Unternehmen

Platinen-Mainboard-Layout

Board-Station

Platinen-Mainboard-Layout

SignalIntegritätssoftware, Inc. (SiSoft)

Quanten-SI

SI-Analyse

Synopsys

HSPICE

SI-Analyse

Zuken

CR-5000

Platinenplatinen-Schaltpläne und -Layout

ASIC-Prototyping

EDA-Anbieter

Produktname

Design-Lösung

Synopsys

Zertifizieren

Multi-Chip-Partitionierungssystem

Designoptimierung

Design-Lösung für EDA-Anbieter
Plunifizieren Intime Designoptimierungssoftware

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Design auf Systemebene

Designerstellung

Synthese

Simulation

Überprüfung

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ASIC-Prototyping

Designoptimierung

Alichc, Inc.

Agilent Technologien

Agnisys Technology Pvt Ltd

Altium

Atrenta

Blaues Wasser

Bluespec

Cadence Design Systems, Inc.

Duolog-Technik

EMA-Designautomatisierung

Fishtail

Impulse beschleunigt
Technologien

Mentor Grafik

NEC

PDTi

Plunifizieren

Poseidon-Designsysteme

Echte Absicht

Sigasi

SignalIntegritätssoftware, Inc. (SiSoft)

EDA-Sinfonie

SynaptiCAD

Synopsys-®

Temento Systeme

TransEDA

Zuken

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